- Hình 1.15 g, h: Sự kết tinh lại xâm thực ảnh TEM của sản phẩm ( các cột
2.1.2Một số loại CNTFET hiện nay 1 CNTFET cổng sau
GIỚI THIỆU TRANSISTOR TRƯỜNG DÙNG ỐNG NANO CACBON (CNTFET)
2.1.2Một số loại CNTFET hiện nay 1 CNTFET cổng sau
2.1.2.1 CNTFET cổng sau
Transistor hiệu ứng trường ống nanô đầu tiên là loại cổng sau với một ống cacbon đơn tường bán dẫn. Chúng hoạt động ở nhiệt độ phòng phù hợp với những ứng dụng thực tế. Transistor có một SWNT bắt từ nguồn và máng bằng platin và
lớp đệm wafer Si được sử dụng như một cổng sau. Hình 2.1.2.1 biểu diễn hình chụp bằng kinh hiển vi lực nguyên tử (AFM) của linh kiện.
Hình 2.8 (a) Ảnh AFM của ống nanô cacbon riêng biệt trên ba điện cực Pt (b) Sơ đồ mặt bên của linh kiện. Một ống nanô bán dẫn được nối với hai điện cực. Nền Si được bao bởi một lớpSiO2dày 300 nm dòng vai trò như cổng sau.
Trong sơ đồ năng lượng như hình 2.8 (a) và (b), cấu trúc điện tử và chức năng của transistor hiệu ứng trường cổng sau sử dụng ống nanô cacbon được minh họa. Các phần tử mang điện tích chạy qua một phần tử nằm phia trên của nguồn (A), trên bề mặt SiO2 và trên cực máng (C).
Ống bán dẫn có đường kính 1.4 nm, vùng cấm là 1.6eV. Vùng làm việc của ống nanô gần 4.5eV, vùng làm việc của Pt là 5.7eV. Sự khác biệt này dẫn đến sự uốn các dải bán dẫn. Lớp phân cực nội tồn tại trên bề mặt điện cực ống nanô cho đến khi rìa vùng hóa trị của ống nanô thẳng hàng với Fermi của điện cực kim loại. Khi rời điện cực, các dải giảm xuống vùng năng lượng thấp hơn ( hình 2.1.2.2 (a) vùng B). Thế cổng sẽ không ảnh hưởng tới vi trí A và C. Tuy nhiên trong vùng B, điện trường của điện cực cổng sẽ gắn với ống. Đối với thế cổng âm, sự tích tụ các lỗ trống diễn ra cùng với quá trình tăng độ dẫn, trong khi đối với thế cổng dương, các lỗ trống bị rút hết làm cho độ dẫn thấp hơn. Hạ nhiệt độ xuống 160 K, trở kháng bão hòa tăng từ 1 lên đến 4MΩ. Kết quả được minh họa ở giản đồ hình 2.9 (b). Hình 2.9 là đường cong I –V đối với CNTFET.
Hình 2.9. (a) Sơ đồ vùng của linh kiện. Ống nano được nối đến các đầu bán dẫn với năng lượng fermi EF nhờ xuyên hầm qua các đầu nối ( là những thanh đứng mầu đen ).
(b) Thế thiên áp đặt vào cho vùng cấm của rào.
Hình 2.10:Đường I – V đối với các giá trị khác nhau của thế cổng. Giản đồ lồng vào cho thấy độ dẫn tại thế Vthienap= 0 như là hàm của thế cổng.
Các loại CNTFET cổng sau có trở kháng nối cao ( ≥ 1 MΩ ) thường dẫn đến độ hấp dẫn, gm(dI/dVG) khoảng 10−9 A/V. Sở dĩ trở kháng nối lớn là do lực liên kết van der Waals giữa các linh kiện và điện cực kim loại quý. Để giảm thiểu trở kháng, Phaedon Avouris từ hãng IBM đã đưa ra một cấu trúc CNTFET cổng sau khác. SWNT nằm rải rác trên bề mặt SiO2 và các cực nguồn, máng làm bằng kim loại có thể chuyển trạng thái.
2.1.2.2 CNTFET cổng đỉnh
Các CNTFET cổng sau hỏi phải có thế cổng lớn để kích hoạt linh kiện. Thêm vào đó, sử dụng nền như một cổng nhằm làm cho tất cả các linh kiện đặt trên chất nền đều hoạt động liên tục. Các CNTFET có cấu trúc hình học mở, trong đó các CNT được để ngoài không khí. Điều này cho thấy nhược điểm về điện dung trong chất cách điện ở cổng bị ảnh hưởng bởi hằng số điện môi thấp hơn. Gần đây, Bachtold đưa ra mô hình cổng sau cải tiến với chất điện môi rất mỏng ( khoảng 2- 5 nm). Những linh kiện này thực sự hoạt động ở thế cổng thấp và có khả năng chuyển mạch riêng biệt.
(a)
(b)
Hình 2.11(a) và (b) Cấu trúc của CNTFET cổng đỉnh.
Mặt khác, trong cấu trúc hình học cổng (đỉnh hình 2.11) thì CNTFET được gắn hoàn toàn bên trong chất cách điện cổng, tận dụng được toàn bộ ưu thế của toàn bộ điện môi cực cổng. Một nhược điểm mô hình này là các CNT được gắn ngoài không khí nên chỉ thể hiện như một linh kiện loại p. Một lợi điểm khác là chỉ cần