L ời nói đầu
3.4.8Thiết kế sơ đồ Layout cho khối LNA
Do đặc điểm IC hoạt động ở tần số cao nên các linh kiện sử dụng được cách ly và thiết kế chống nhiễu, chống các thành phần ký sinh rất phức tạp. Do đó chúng tôi sử dụng công cụ Virtuoso Layout XL của Cadence cho phép xuất ra sơ đồ layout của từng linh kiện với các tham số như bản thiết kế. Phương pháp này còn làm giảm sai sót về kích thước và đảm bảo khớp về netlist.
Sơ đồ transistor M1 với kích thước (W = 3u, L = 130 nm, n1 = 8 finger).
Hình 3.27: Sơ đồ layout của transistor M1
Transistor M2 hoàn toàn tương tự với số finger = 12.
D Khối chống nhiễu B 8 Finger S G
47
Sơ đồ layout tụ điện Cin = 241 fF (kích thước 15 um*15 um).
Sơ đồ layout cuộn cảm Lbias 10 nm (R = 90 um, 5,5 vòng, khoảng cách 2 vòng 3 um, chiều rộng đường kim loại 3 um).
Hình 3.28: Sơ đồ layout tụ điện Cin
Cực âm
Phần quyết định điện dung tụ điện (15*15
Cực dương 5.5 vòng 3 um 90 um GND GND Cực 1 Cực 2
48
Sơ đồ layout tổng thể của khối LNA. Kích thước layout là 800*300 um.
Tuy nhiên trong quá trình layout, các dây dẫn là các dải kim loại có trở kháng, tín hiệu cao tần trên dây dẫn có thể gây nhiễu ảnh hưởng đến nhau và các khối còn lại, các linh kiện sắp xếp không hợp lý có thể làm đặc tính của IC giảm đáng kể hoặc không hoạt động. Do đó bước cuối cùng của layout là sử dụng công cụ LVS để so sánh mạch layout với mạch nguyên lý. Công đoạn này sẽ kiểm tra và
Hình 3.290: Sơ đồ layout cuộn cảm Lbias
Hình 3.301: Sơ đồ Layout tổng thể khối LNA
Lvdd
49
thông báo các thành phần phát sinh trong mạch và những phát sinh này có nằm trong giới hạn hay không.