Phân tích đánh giá hiệu năng

Một phần của tài liệu Các hệ vi xử lý tiên tiến (Trang 31 - 36)

Đã giới thiệu về kiến trúc chính của hệ thống đa xử lý, bây giờ chúng ta chuyển sang thảo luận về các vấn đề phân tích và đánh giá hiệu năng của những kiến trúc đó. Chúng tơi đưa ra giới thiệu về các vấn đề hiệu năng cơ bản và các chuẩn đo hiệu năng liên quan đến cả mạng liên thông tĩnh và động. Đối với mạng động, chúng ta thảo luận về các vấn đề hiệu năng liên quan đến chi phí, tính theo số giao điểm (các yếu tố chuyển mạch), độ trì hỗn (thời gian chờ), đặc điểm chặn, và khả năng chịu lỗi. Đối với các mạng tĩnh, chúng ta thảo luận về các vấn đề hiệu năng liên quan đến bậc, đường kính, và khả năng chịu lỗi. Trong chường 3, chúng ta sẽ thảo luận chi tiết hơn về việc đánh giá hiệu năng của các mạng này.

2.5.1 Các Mạng động

Mạng crossbar Chi phí của hệ thống crossbar có thể được đo bằng số lượng các yếu tố chuyển mạch (giao điểm) cần thiết trong crossbar. Như chúng ta đã biết, trong một mạng crossbar N x N, chi phí mạng, tính theo số lượng điểm chuyển mạch, là N2. Điều này là vì trong một crossbar N x N một giao điểm cần thiết tại các chỗ giao của hai đường mở rộng theo chiều ngang và theo chiều dọc trong chuyển mạch. Vì vậy, chúng ta có thể nói crossbar có tỷ lệ bình phương chi phí (độ phức tạp) là O (N2). Độ trì hỗn (thời gian chờ) trong một crossbar, tính theo thời gian trì hỗn từ đầu vào tới đầu ra, là hằng số. Nguyên nhân là do sự trì hỗn từ đầu vào đến đầu ra bất kỳ đã bị hạn chế. Do đó, chúng ta phát biểu rằng mạng crossbar có mức độ trì hỗn (thời gian chờ) khơng đổi là O (1). Cần lưu ý rằng chi phí cao (độ phức tạp) của mạng crossbar được bù đắp lại dưới dạng giảm thời gian (thời gian chờ). Tuy nhiên, đối với một hệ thống đa xử lý lớn chi phí (độ phức tạp) của mạng crossbar có thể trở thành một gánh nặng chi phối tài chính. Tuy nhiên mạng crossbar là một mạng khơng chặn, tức là, nó cho phép đạt được mơ hình kết nối nhiều đầu ra (hốn vị) (xem hình 2.5.). Thuộc tính khơng chặn của mạng crossbar là một tính năng rất hấp dẫn, cho phép diễn ra đồng thời (cùng lúc) truy cập bộ nhớ vi xử lý.

Chúng ta có thể đưa ra định nghĩa đơn giản cho hệ thống chịu lỗi là: một hệ thống vẫn còn hoạt động ngay cả khi một số thành phần bên trong hệ thống bị lỗi. Khả năng chịu lỗi là một tính năng mong muốn (rất đáng quan tâm) cho phép một hệ thống tiếp tục hoạt động bất chấp thực tế là nó có chứa một số thành phần bị lỗi (bất chấp việc nó có một số thành phần bị lỗi). Mạng crossbar có thể bị ảnh hưởng bởi lỗi tại một điểm. Nguyên nhân là vì nếu lỗi xuất hiện tại một giao điểm bên trong chuyển mạch có thể dẫn đến mạng crossbar không thể cung cấp kết nối đồng thời cho tất cả các đầu vào và đầu ra của nó. Chẳng hạn, chúng ta xét lỗi giao điểm trong hình 2.20. Trong trường hợp này, chúng ta vẫn có thể thực hiện các kết nối đồng thời trong chuyển mạch. Tuy nhiên, kết nối giữa P5 và M4 không thể thực hiện được. Dù vậy, chia nhỏ mạng crossbar và thực thi từng phần độc lập có thể làm giảm ảnh hưởng của lỗi từng điểm trong mạng crossbar. Việc đưa ra một thuật tốn định tuyến để có nhiều hơn một đường dẫn trong q trình thực hiện kết nối giữa cặp bộ nhớ -vi xử lý cũng có là một vấn đề khả thi. Do đó, một giao điểm và/hoặc liên kết bị lỗi dọc theo một đường dẫn sẽ khơng làm ngưng trệ hồn tồn một kết nối giữa cặp bộ nhớ - xử lý.

Hệ thống nhiều bus Trong phần 2.2.2, chúng ta xét một số cách sắp xếp hệ thống nhiều bus khác nhau. Một sự sắp xếp hệ thống nhiều bus tổng qt được biểu diễn trong hình 2.21. Nó bao gồm các mơ-đun bộ nhớ M, N bộ vi xử lý, và B bus. Một bus được dành riêng cho

Hình 2.21 Ví dụ hệ thống nhiều bus.

Một bộ xử lý cụ thể trong suốt thời gian giao tác bus. Việc truyền thơng tin giữa bộ xử lý-bộ nhớ có thể sử dụng bất kỳ bus nào có sẵn. Đối với B bus nhất định trong hệ, có đến B yêu cầu sử dụng bộ nhớ có thể được phục vụ cùng một lúc. Chi phí của một hệ thống nhiều bus biểu diễn trong hình 2.3 được tính bằng số lượng bus sử dụng, B. Do đó, chúng ta nói rằng hệ thống nhiều bus có tỷ lệ với chi phí (độ phức tạp) gia tăng là O(B). Độ trì hỗn (thời gian chờ) của hệ thống nhiều bus, tính theo thời gian trễ đầu vào tới đầu ra, tỉ lệ với B x N. Do đó chúng ta có thể nói hệ thống nhiều bus có O (B x N) có tốc độ gia tăng độ trì hỗn (thời gian chờ) là O(B x N).

Cấu tạo hệ thống nhiều bus đa xử lý có những tính năng mong muốn như độ tin cậy và khả năng chịu lỗi. Điều này là do lỗi của một bus trong hệ thống B bus sẽ để lại (B - 1) đường dẫn không lỗi khác nhau giữa các bộ vi xử lý và mô-đun bộ nhớ. Tuy vậy, khi số lượng bus ít hơn số lượng mơ-đun bộ nhớ (hoặc số bộ xử lý), sự cạnh tranh (tranh giành) bus sẽ tăng.

Mạng liên thông đa tầng Như đã đề cập trước đây, số lượng các tầng trong một MIN N x N là log2 N. Mỗi tầng bao gồm N / 2, 2 x 2 yếu tố chuyển mạch (SE). Chi phí mạng (độ phức tạp), tính theo tổng số SE, là O (N x log2 N). Số SE dọc theo một đường dẫn từ một đầu vào đến một đầu ra nào đó là thước đo sự trì hỗn tin trong q trình nó tìm đường đến đích. Độ phức tạp trì hỗn (thời gian), được đo bằng số lượng SE dọc theo đường dẫn từ đầu vào đến đầu ra, là O (log2 N).

Sự đơn giản của quá trình định tuyến tin trong MIN là một tính năng hấp dẫn (ưu điểm) của mạng này. Có một đường dẫn duy nhất giữa một cặp đầu vào-đầu ra nhất định. Mặc dù, đặc điểm này làm đơn giản hóa cơ chế định tuyến, nó cũng làm cho MIN dễ bị ảnh hưởng bởi lỗi ở từng điểm. Lỗi của một thành phần (chuyển mạch hoặc liên kết) dọc theo một đường dẫn nhất định sẽ làm cho đường dẫn tương ứng khơng hoạt động, do đó gây ra mất kết nối các cặp đầu vào-đầu ra tương ứng. Do đó, các MIN có đặc điểm là khơng có khả năng chịu lỗi, tức là, MIN không thể chịu được lỗi của một thành phần. Người ta đã đưa ra một số giải pháp để cải thiện đặc tính chịu lỗi của MIN. Một trong những giải pháp đó là thêm vào một tầng phụ SE để số lượng tầng lúc này là (log2 N + 1). Việc bổ sung một tầng như vậy dẫn đến việc tạo ra hai đường dẫn giữa một cặp đầu vào-đầu ra và đòi hỏi một thay đổi nhỏ trong phương pháp định tuyến.

Dựa trên các thảo luận trên, Bảng 2.4 đưa ra sự so sánh hiệu suất toàn phần giữa các mạng liên thông động khác nhau. Chú ý rằng trong này N biểu diễn số đầu vào (đầu ra) còn m đại diện cho số bus.

BẢNG 2.4 So sánh hiệu năng của các mạng động

2.5.2 Mạng tĩnh

Trước khi thảo luận các vấn đề liên quan đến hiệu năng mạng liên thông tĩnh, chúng ta cần phải giới thiệu một số định nghĩa và đặc điểm tơ pơ:

• Bậc của một nút, d, được định nghĩa là số kênh truyền tới nút. Số kênh đi vào nút là bậc-trong, din. Số kênh đi ra từ một nút là bậc-ngoài, dout. Bậc toàn phần, d, là tổng,

của d = din + dout.

• Đường kính, D, của một mạng có N nút được định nghĩa là đường dẫn dài nhất, p, trong số đường dẫn ngắn nhất giữa hai nút D - max (minp∈pij length(p)). Trong phương trình

này, pij là chiều dài của đường dẫn giữa các nút i, j và chiều dài (p) là một thủ tục trả về chiều dài của đường dẫn, p. Ví dụ, đường kính của một mạng lưới 4 x 4 là D = 6.

Một mạng được cho là đối xứng nếu nó là đẳng cấu với chính nó ở bất kỳ nút nào được đặt là gốc, tức là mạng trông giống nhau từ bất kỳ nút nào. Mạng vòng và mạng Tori đối xứng cịn mạng mảng tuyến tính và mạng lưới thì khơng.

Khi đã giới thiệu các định nghĩa ở trên, bây giờ chúng ta tiến hành giới thiệu những vấn đề cơ bản liên quan đến hiệu năng của một số mạng tĩnh.

Mạng Kết Nối hoàn toàn (Completely Connected Networks (CCNs) Như đã đề cập

trước đây, trong một mạng kết nối hoàn toàn mỗi nút được kết nối với tất cả các nút khác trong mạng. Như vậy, chi phí của một mạng kết nối hồn tồn có N nút, tính theo số lượng các liên kết trong mạng là N (N - l) / 2, có nghĩa là, O(N2). Độ phức tạp trì hỗn (thời gian chờ) của các CCN, tính theo số liên kết mà tin đi qua trong quá trình định tuyến từ nguồn tới bất kỳ đích, là khơng đổi, tức là O(1). Cũng cần chú ý rằng bậc của một nút trong CCN là N - 1, có nghĩa là, O(N), cịn đường kính là O(1).

Mạng mảng tuyến tính: Trong kiến trúc mạng này, mỗi nút được kết nối với hai nút

lân cận gần nhất của nó. Mỗi nút trong số hai nút ở hai đầu cực của mạng được kết nối chỉ với lân cận duy nhất của nó. Chi phí mạng (độ phức tạp) tính theo số nút của mảng tuyến tính là O (N). Độ phức tạp trì hỗn (thời gian chờ) đo bằng số nút trung bình phải đi qua để đi từ một nút nguồn đến một nút đích là N / 2, tức là O (N). Bậc nút trong mảng tuyến tính là 2, tức là, O (1) và đường kính là (N - 1), có nghĩa là, O (N).

Mạng cây: Trong một mạng kết nối cây, một nút nhất định được kết nối với cả nút

chà và nút con của nó. Trong mạng cây nhị phân hồn chỉnh cấp k, chi phí mạng (độ phức tạp) đo bằng số nút trong mạng là O (2k) và độ phức tạp trì hỗn (thời gian chờ) là O (log2N). Bậc của một nút trong một cây nhị phân là 3, có nghĩa là, O (1), trong khi đường kính là O (log2 N).

Mạng kết nối khối: Một mạng n-Cube có 2n nút trong đó hai nút được kết nối nếu biểu diễn nhị phân địa chỉ của chúng khác nhau một và chỉ một bit. Chi phí (độ phức tạp) của một n-Cube đo bằng số nút trong khối lập phương là O(2n) cịn độ trì hỗn (thời gian chờ) tính theo số nút phải đi qua khi đi từ nút nguồn đến nút đích là O (log2N). Bậc nút

Mạng kết nối lưới: Kiến trúc lưới 2D kết nối n x n nút theo kiểu hai chiều để một

nút có vị trí là (i, j) được kết nối với các nút xung quanh nó tại các vị trí (i ± 1, j ± 1). Chi phí (độ phức tạp) của một lưới 2D đo bằng số lượng các nút là O(n2), cịn độ trì hỗn (thời gian chờ) tính theo số nút đi qua khi đi từ nguồn đến đích là O(n ). Bậc nút trong lưới 2D là 4 và đường kính là O(n).

Mạng k-ary n-Cube: Kiến trúc k-ary n-Cube là một cơ số k lập phương có n chiều.

Số lượng các nút trong một k-ary n-Cube là N = kn. Chi phí (độ phức tạp) đo bằng số nút là O(kn) và độ trì hỗn (thời gian chờ) tính theo số nút phải đi qua khi đi từ một nguồn đến đích là O (n + k). Bậc nút của một k-ary n-Cube là 2n và đường kính là

O(n x k). Mối quan hệ giữa các đặc điểm topo ở trên trong mạng k-ary n-cube được tó tắt dưới đây.

Sau khi thảo luận ngắn gọn các đặc tính hiệu năng cơ bản của một số mạng liên thơng tĩnh, Bảng 2.5 tóm tắt những đặc điểm topo. Trong bảng này, N là số nút và n là số chiều.

Chương 3

PHÂN TÍCH HIỆU XUẤT CỦA KIẾN TRÚC ĐA XỬ LÝ

Một phần của tài liệu Các hệ vi xử lý tiên tiến (Trang 31 - 36)