b. Bộ lọc FIR 16-Tap sử dụng FPGA
4.2.2 Bộ biến đổi FFT/IFFT
* Sơ đồ tổng quát bộ thực hiện FFT nh sau:
Mẫu tín hiệu đầu vào Bộ nhớ đầu vào Địa chỉ đọc Khối tính FFT Bộ nhớ đầu ra Khối điều khiển Địa chỉ ghi Hình 4.11 Kết quả đồng mô phỏng phần cứng
* Quá trình hoạt động của bộ tính FFT nh sau:
Khi có tín hiệu vào, bộ điều khiển cung cấp địa chỉ và cho phép bộ nhớ đầu vào ghi mẫu dữ liệu tín hiệu đầu vào, từ bộ nhớ đa sang khối tính toán FFT, khi kết quả tính toán xong đa sang bộ nhớ đầu ra. Quá trình tính toán FFT, đọc dữ liệu từ bộ nhớ vào khối tính toán FFT cũng nh ghi kết quả vào bộ nhớ đầu ra đợc điều khiển bằng bộ điều khiển.
* Xây dựng mô hình
Từ sơ đồ cấu trúc, dựa vào th viện khối chức năng Simulink ta có thể chọn các mô hình cơ bản sau:
Cấu trúc để mô phỏng và kiểm tra thuật toán:
Cấu trúc hệ thống con:
Thiết kế này biểu diễn cách mà khối FFT có thể đợc sử dụng trong một dòng dữ liệu với các tốc độ vào/ra đồng nhất. Tín hiệu FFT “vout” đợc sử dụng để điều khiển cho phép ghi trên FIFO, bởi vậy chỉ những giá trị hợp lệ sẽ đợc ghi tới bộ nhớ. FIFO cho phép đọc mức cao ngay khi có dữ liệu.
Clock Enable Probe (CE) đợc sử dụng để điều khiển cho phép đọc trên FIFO, chắc chắn rằng tần số đầu ra hiệu quả của FIFO phù hợp với tần số đầu vào của khối FFT.
Cổng AND điều khiển cổng cho phép đọc trên các khối FIFO, định rõ chu kỳ lấy mẫu. Chú ý rằng, chu kỳ hệ thống Simulink phải phù hợp với tần số đầu ra của khối FFT, nó phải thực hiện tại tần số của hệ thống.
Thiết kế này sử dụng 2312 slices và 16 RAM, chạy ở tốc độ 104 MHz. Với tốc độ xử lý nh vậy, nó có khả năng đáp ứng đợc việc xử lý dữ liệu theo từng vành cự ly.
* Kết quả mô phỏng
Để kiểm tra tímh đúng đắn của thuật toán ta cho tín hiệu vào và kết quả mô phỏng của bộ biến đổi FFT/IFFT nh sau:
Giả thiết tín hiệu vào x(n) là tín hiệu phức rời rạc, chu kỳ T = 200s, thời gian lấy mẫu ∆t=3s, tín hiệu vào bộ FFT:
Phổ tín hiệu ra của bộ biến đổi FFT
Nh đã nhật xét ở mục trớc, việc tính IFFT có thể thực hiện từ chơng trình tính FFT , cho nên để kiểm tra tính đúng đắn của mô hình, ta kiểm tra phép biến đổi ngợc IFFT. Ta có kết quả của phép biến đổi ngợc
FFT:
Hình 4.15 Tín hiệu vào bộ FFT
Biểu đồ mô tả quá trình đọc/ghi của FIFO:
Ta kết nối khối đồng mô phỏng phần cứng nh sau:
Hình 4.17 Tín hiệu ra của bộ IFFT
Kết quả đồng mô phỏng phần cứng thể hiên trên oxilo nh sau:
Nhận xét: Ta nhận thấy kết quả đồng mô phỏng phần cứng là hoàn toàn phù hợp với kết quả mong muốn.
Kết luận chơng 4
Hình 4.19 Sơ đồ thực hiện đồng mô phỏng phần cứng bộ FFT/IFFT
trình bày ở chơng 3, chơng này đã tiến hành xây dựng đợc bộ lọc số thông thấp FIR 32-Tap , bộ biến đổi FFT/IFFT phục vụ cho hệ lọc mục tiêu di động thế hệ số hoá cho các đài rađa. Trên cơ sở mô hình đã xây dựng, đã thực hiện nạp cấu hình và đồng mô phỏng phần cứng thành công vào bo mạch phát triển XtremeDSP Development Kit-II FPGA của Xilinx.
Kết luận chung
Trong quá trình làm đồ án tốt nghiệp, với sự nỗ lực của bản thân và sự giúp đỡ chỉ bảo tận tình của thầy giáo PGS-TS Nguyễn Tăng Cờng, đồ án đã hoàn thành, đảm bảo đúng nội dung, tiến độ và đạt đợc mục tiêu của đề tài là “Nghiên cứu phát triển các hệ FPGA với ứng dụng trong thiết kế các hệ DSP chuyên dụng”.
Những vấn đề đã đợc giải quyết trong đồ án: