M t là, vi cáp dụng thuật toán tái chọn mẫu làm giảm khả năng mở r ng cho tính toán song song c ủa thuật toán vì nó đòi hỏi phải tính tổ ng t t
CS LÝ THU YT 48 TR NTH HOÀNG OANHTrong hình 4.5 tổng hợp mô hình d u chm đ ng vào trong môđun ph n
cứng s dụng theo các bư c cơ bản trong Accel DSP:
- Kiểm tra kiểu mã trong mô hình d u ch m đ ng (Examine the Coding Style): Trư c tiên nên xác đ nh thi t k trong Matlab phù hợp hư ng dẫn trong AccelDSP.
- Tạo m t dự án (Project) trong AccelDSP: gọi tổng hợp AccelDSP và sau đó chọn Project và xác đ nh tên của m t Project m i. Tập tin Project được đặt trong thư mục Project Directory.
- Xác đ nh mô hình d u ch m đ ng (Verify Floating point): xác đ nh c u tạo các l nh trong tập tin Matlab để áp dụng sự kích thích và các k t quả đồ th . Đồ th ngõ ra này là “golden” để so sánh k t quả ph n sau. N u ta xác đnh được mô hình d u ch m đ ng bên ngoài AccelDSP ta có thể bỏqua bư c này. - Tạo mô hình d u ch m cố đ nh (Generate Fix point): bư c này tạo mô hình d u ch m cố đ nh và sau đó đặt các tập tin thi t k trong m t dự án thư mục con m i được tạo ra trong c a sổ Project Explorer.
- Kiểm tra mô hình d u ch m cốđnh (Verify Fixed-Point): khi chọn Verify Fixed-Point, AccelDSP tựđ ng chạy mô phỏng d u ch m cốđnh Matlab. Sau đó so sánh đồ th d u ch m cốđnh v i đồ th d u ch m đ ng.
- Tạo m t mô hình RLT (Generate RTL): Bư c này tạo ra m t mô hình RTL t b nh trong cơ sở dữ li u thi t k . Mô hình RLT tạo dạng VHLD hoặc Verilog.
- Kiểm tra mô hình RLT v i mô phỏng HDL (Verify RTL) : nh n vào Verify RTL để chạy mô phỏng HDL và Testbench. PASSED hoặc FAILED s được thông báo.
- Thực hi n tổng hợp mặc đ nh là ISE Synthesis Flow mà mục tiêu chính là tạo sự thực thi s dụng ph n m m ISE và kiểm chứng thi t k s dụng mô phỏng HDL. Thực hi n thứ hai trong AccelDSP là Xilinx System Generator
C S LÝ THUY T 49 TR N TH HOÀNG OANH Flow. Trong thi t k này m t nhân IP được tạo ra và được s dụng trong thi t