1. Trang chủ
  2. » Giáo Dục - Đào Tạo

Nghịch lưu hình t 3 bậc quasi z source có khả năng chịu lỗi

106 6 0

Đang tải... (xem toàn văn)

Tài liệu hạn chế xem trước, để xem đầy đủ mời bạn chọn Tải xuống

THÔNG TIN TÀI LIỆU

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT THÀNH PHỐ HỒ CHÍ MINH ĐỒ ÁN TỐT NGHIỆP NGÀNH CÔNG NGHỆ KỸ THUẬT ĐIỆN – ĐIỆN TỬ NGHỊCH LƯU HÌNH T BẬC QUASI-Z-SOURCE CĨ KHẢ NĂNG CHỊU LỖI GVHD: ĐỖ ĐỨC TRI SVTT:LÊ HOÀNG LINH MSSV :15142061 SVTT :HỒ ANH KHOA MSSV:15142055 SKL005786 Tp Hồ Chí Minh, tháng 07/2019 TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT THÀNH PHỐ HỒ CHÍ MINH KHOA ĐÀO TẠO CHẤT LƯỢNG CAO ĐỒ ÁN TỐT NGHIỆP NGHỊCH LƯU HÌNH T BẬC QUASI-Z-SOURCE CÓ KHẢ NĂNG CHỊU LỖI SVTH : LÊ HOÀNG LINH MSSV : 15142061 SVTH : HỒ ANH KHOA MSSV : 15142055 Khoá : 2015 - 2019 Ngành : CÔNG NGHỆ KỸ THUẬT ĐIỆN – ĐIỆN TỬ GVHD: THS ĐỖ ĐỨC TRÍ Tp Hồ Chí Minh, tháng năm 2019 TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT THÀNH PHỐ HỒ CHÍ MINH KHOA ĐÀO TẠO CHẤT LƯỢNG CAO ĐỒ ÁN TỐT NGHIỆP NGHỊCH LƯU HÌNH T BẬC QUASI-Z-SOURCE CÓ KHẢ NĂNG CHỊU LỖI SVTH : LÊ HOÀNG LINH MSSV : 15142061 SVTH : HỒ ANH KHOA MSSV : 15142055 Khố : 2015 - 2019 Ngành : CƠNG NGHỆ KỸ THUẬT ĐIỆN – ĐIỆN TỬ GVHD: THS ĐỖ ĐỨC TRÍ Tp Hồ Chí Minh, tháng năm 2019 i CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM Độc lập – Tư – Hạnh phúc *** Tp Hồ Chí Minh, ngày tháng năm 2019 NHIỆM VỤ ĐỒ ÁN TỐT NGHIỆP Họ tên sinh viên: Lê Hoàng Linh MSSV: 15142061 Ngành: Công nghệ kỹ thuật Điện – Điện tử Lớp: 15142CL1B Họ tên sinh viên: Hồ Anh Khoa MSSV: 15142055 Ngành: Công nghệ kỹ thuật Điện – Điện tử Lớp: 15142CL1A Giảng viên hướng dẫn: ThS Đỗ Đức Trí ĐT: 0767365073 Ngày nhận đề tài: 04/03/2019 Ngày nộp đề tài: 10/07/2019 Tên đề tài: NGHỊCH LƯU HÌNH T BẬC QUASI-Z-SOURCE CĨ KHẢ NĂNG CHỊU LỖI Các số liệu, tài liệu ban đầu: - Xây dựng mơ hình nghịch lưu hình T bậc quasi-Z-Source - Cấu hình đảm bảo trì ổn định cho hệ thống điều kiện hoạt động bình thường lỗi hở mạch - Đảm bảo công suất ngõ sau xảy cố hở mạch Nội dung thực đề tài: - Thu thập nghiên cứu tài liệu, phân tích xây dựng giải thuật điều khiển - Mô hệ thống, thiết kế thi cơng mơ hình phần cứng - Ghi nhận kết thực nghiệm, đánh giá hiệu chỉnh hệ thống Sản phẩm: - Mơ hình hệ thống nghịch lưu hình T bậc quasi-Z-Source - Mơ hình thực nghiệm mơ - Bài báo khoa học TRƯỞNG NGÀNH GIẢNG VIÊN HƯỚNG DẪN ii CỘNG HOÀ XÃ HỘI CHỦ NGHĨA VIỆT NAM Độc lập – Tư – Hạnh Phúc ******* PHIẾU NHẬN XÉT CỦA GIÁO VIÊN HƯỚNG DẪN Họ tên sinh viên: Lê Hoàng Linh MSSV: 15142061 Ngành: Công nghệ kỹ thuật Điện – Điện tử Lớp: 15142CL1B Họ tên sinh viên: Hồ Anh Khoa MSSV: 15142055 Ngành: Công nghệ kỹ thuật Điện – Điện tử Lớp: 15142CL1A Tên đề tài: NGHỊCH LƯU HÌNH T BẬC QUASI-Z-SOURCE CĨ KHẢ NĂNG CHỊU LỖI Họ tên Giáo viên hướng dẫn: ThS Đỗ Đức Trí NHẬN XÉT Về nội dung đề tài & khối lượng thực hiện: Ưu điểm: Khuyết điểm: Đề nghị cho bảo vệ hay không? Đánh giá loại: Điểm:………………… (Bằng chữ: .) Tp Hồ Chí Minh, ngày tháng năm 2019 Giáo viên hướng dẫn (Ký & ghi rõ họ tên) iii CỘNG HOÀ XÃ HỘI CHỦ NGHĨA VIỆT NAM Độc lập – Tư – Hạnh Phúc ******* PHIẾU NHẬN XÉT CỦA GIÁO VIÊN PHẢN BIỆN Họ tên sinh viên: Lê Hoàng Linh MSSV: 15142061 Ngành: Công nghệ kỹ thuật Điện – Điện tử Lớp: 15142CL1B Họ tên sinh viên: Hồ Anh Khoa MSSV: 15142055 Ngành: Công nghệ kỹ thuật Điện – Điện tử Lớp: 15142CL1A Tên đề tài: NGHỊCH LƯU HÌNH T BẬC QUASI-Z-SOURCE CÓ KHẢ NĂNG CHỊU LỖI Họ tên Giáo viên phản biện: NHẬN XÉT Về nội dung đề tài & khối lượng thực hiện: Ưu điểm: Khuyết điểm: Đề nghị cho bảo vệ hay không? Đánh giá loại: Điểm:………………… (Bằng chữ: .) Tp Hồ Chí Minh, ngày tháng năm 2019 Giáo viên phản biện (Ký & ghi rõ họ tên) iv LỜI CẢM ƠN Lời đầu tiên, xin phép gửi lời cảm ơn chân thành đến Thầy ThS Đỗ Đức Trí - người đã định hướng đề tài, tận tình giúp đỡ sẵn sàng chia sẻ kinh nghiệm quý báu để chúng tơi hồn thành đề tài Chúng xin gửi lời cảm ơn đến hỗ trợ nhiệt tình anh Trần Vĩnh Thanh đồng nghiệp khác làm việc nghiên cứu phịng Phịng thí nghiệm Điện Tử Cơng Suất nâng cao – D405 Sự đồng hành tất người suốt thời gian qua điều vô quý giá Trong trình thực đề tài, nhóm cố gắng chắn tránh khỏi thiếu sót Do chúng tơi mong nhận nhiều ý kiến đóng góp quý báu từ Quý Thầy Cơ để nhóm hồn thành báo cáo đồ án tốt nghiệp tốt Mọi ý kiến đóng góp Q Thầy Cơ niềm động lực để nhóm tiếp tục cố gắng phát huy tương lai Cuối cùng, nhóm xin bày tỏ lòng biết ơn đến Khoa Đào tạo Chất lượng cao, Khoa Điện - Điện tử Phòng thí nghiệm Điện Tử Công Suất nâng cao – D405 Trường Đại học Sư phạm Kỹ thuật TPHCM tạo điều kiện hội tốt để nhóm hồn thành đề tài Xin chân thành cảm ơn! Nhóm sinh viên thực đề tài Hồ Anh Khoa – Lê Hoàng Linh v TÓM TẮT Năng lượng tái tạo có phát triển mạnh mẽ tính bền vững thân thiện với môi trường với tiềm vô lớn Một phận thiếu hệ thống sản xuất nguồn lượng nghịch lưu (Inverters) Bên cạnh đó, nghịch lưu nguồn áp đa bậc ứng dụng nhiều lĩnh vực công nghiệp hệ thống quang điện, hệ thống pin nhiên liệu, hệ thống tuabin gió, hệ thống điều khiển động AC hệ thống điện phân phối Một thiết bị biến đổi điện phổ biến nghịch lưu ba pha Các nghịch lưu sử dụng rộng rãi thuận lợi như: hiệu suất cao, chi phí thấp vận hành đơn giản Do tính ứng dụng phổ biến chuyển đổi công suất nhiều hệ thống công nghiệp nên độ tin cậy chuyển đổi công suất phải đảm bảo ngày đặc biệt quan tâm Song, chuyển đổi công suất, linh kiện bán dẫn thành phần dễ bị hư hỏng Vì vậy, việc nghiên cứu tối ưu hóa nghịch lưu yêu cầu bắt buộc để biến đổi sử dụng cách hiệu hơn, góp phần giảm thiểu chi phí lắp đặt để phổ biến rộng rãi việc sử dụng nguồn lượng Hiện giới, tình hình nghiên cứu nghịch lưu phát triển, cụ thể nghịch lưu hình T với cấu hình tăng áp đặc biệt khả chịu cố (lỗi) cho hệ thống cịn q trình nghiên cứu chưa công bố rộng rãi Và hướng nghiên cứu hoàn toàn Việt Nam Đề tài thực xây dựng mơ hình trình bày hoạt động nghịch lưu quasi-Z-Source (qZS) hình T bậc với điều kiện hoạt động bình thường lỗi Cấu hình kết hợp hai thành phần chính: mạng nguồn kháng (qZS) nghịch lưu ba bậc hình T Bên cạnh ưu điểm nghịch lưu đa bậc nguồn áp, cấu hình cịn có khả khắc phục tượng trùng dẫn nghịch lưu đa bậc truyền thống Ngoài ra, cấu hình đảm bảo trì tính ổn định cho hệ thống khóa đóng ngắt phía nghịch lưu hình T bị lỗi hở mạch Trong phương pháp sửa lỗi hở mạch cho cấu hình nghịch lưu truyền thống, công suất ngõ bị giảm Tuy nhiên, nhược điểm khắc phục nhờ đặc tính tăng áp mạng qSZ Các kết mô thực nghiệm trình bày để kiểm chứng giải thuật điều khiển vi MỤC LỤC Trang bìa phụ i Nhiệm vụ đô án tốt nghiệp ii Trang phiếu nhận xét giáo viên hướng dẫn iii Trang phiếu nhận xét giáo viên phản biện iv Lời cảm ơn v Tóm tắt vi Mục lục viii Danh mục từ viết tắt x Danh mục bảng biểu xi Danh mục hình ảnh, biểu đồ xii CHƯƠNG 1: TỔNG QUAN 1.1 ĐẶT VẤN ĐỀ 1.2 LÝ DO CHỌN ĐỀ TÀI 1.3 MỤC TIÊU 10 1.4 PHƯƠNG PHÁP, ĐỐI TƯỢNG VÀ PHẠM VI NGHIÊN CỨU 11 1.5 BỐ CỤC 11 CHƯƠNG 2: CƠ SỞ LÝ THUYẾT 13 2.1 TỔNG QUAN VỀ BỘ NGHỊCH LƯU ÁP 14 2.1.1 Giới thiệu tổng quát 14 2.1.2 Bộ nghịch lưu áp 14 2.1.3 Các dạng cấu trúc nghịch lưu đa bậc 15 2.2 GIỚI THIỆU MẠCH NGHỊCH LƯU PHA HÌNH T 15 2.2.1 Tổng quan nghịch lưu hình T 15 2.2.2 Nguyên lý hoạt động 16 2.3 GIỚI THIỆU VỀ NGHỊCH LƯU PHA BẬC HÌNH T NGUỒN QUASI-ZSOURCE 17 2.3.1 Giới thiệu mạch nghịch lưu pha bậc hình T nguồn quasi-Z-Source17 2.3.2 Nguyên lý hoạt động 18 vii 2.4 PHƯƠNG PHÁP ĐIỀU CHẾ ĐỘ RỘNG XUNG (PWM) 22 CHƯƠNG 3: TÍNH TOÁN VÀ THIẾT KẾ 25 3.1 GIỚI THIỆU 26 3.2 SƠ ĐỒ KHỐI HỆ THỐNG VÀ CHỨC NĂNG CÁC KHỐI 26 3.2.1 Thiết kế sơ đồ khối hệ thống 26 3.2.2 Chức khối 26 3.3 GIỚI THIỆU THÀNH PHẦN LINH KIỆN TRONG CÁC KHỐI 27 3.3.1 Tổng quan card xử lý tín hiệu số TMS320F28335 27 3.3.2 Giới thiệu FPGA Cyclone II EP2C5T144C8 29 3.3.3 Mạch kích 31 3.3.4 Mạch nguồn DC đầu vào 32 3.3.5 Mạch công suất 33 CHƯƠNG 4: THI CÔNG HỆ THỐNG 34 4.1 GIỚI THIỆU 35 4.2 THI CÔNG HỆ THỐNG 35 4.2.1 Thi công board mạch 35 4.2.2 Lắp ráp kiểm tra 40 4.2.3 Hình ảnh module thi cơng, lắp ráp 41 4.3 HỒN THIỆN MƠ HÌNH 43 4.3.1 Đóng gói điều khiển 43 4.3.2 Mơ hình thi công 43 4.4 LẬP TRÌNH HỆ THỐNG 44 4.5 LẬP TRÌNH MƠ PHỎNG 45 4.5.1 Sơ đồ mô 45 4.5.2 Hình ảnh mơ PSIM 45 4.6 QUY TRÌNH VÀ HƯỚNG DẪN THAO TÁC 48 CHƯƠNG 5: KẾT QUẢ,NHẬN XÉT VÀ ĐÁNH GIÁ 50 5.1 KẾT QUẢ THỰC NGHIỆM 51 5.2 ĐÁNH GIÁ NHẬN XÉT 55 viii PHỤ LỤC Chọn “Next” Chọn “I accept the terms of the license agreement” => “Next” 70 PHỤ LỤC Chọn vị trí cài đặt chương trình => chọn “Next” Chọn “Next” 71 PHỤ LỤC Chọn “Next” Tiến trình cài đặt chạy tới hoàn thành 72 PHỤ LỤC Chọn “Finish” để kết thúc trình cài đặt d Hướng dẫn sử dụng Quartus II 12.1 Web Edition: Double Click biểu tượng Quartus II 12.1 Web Edition Desktop Ở cửa sổ hình chọn: + Create a New Project: để tạo dự án + Open Existing Project: để mở dự án tạo trước 73 PHỤ LỤC Bước 1: Tạo Project + Sau chọn “Create a New Project” cửa sổ nêu “File” => “New Project Wizard” ta có hình => Chọn “Next” + Chọn đường dẫn để lưu Đặt tên cho dự án => Nhấn “Next” 74 PHỤ LỤC Tiếp tục nhấn “Next” Tại hình ta cài đặt Chip cho dự án + Chọn “Cyclone II” cho “Family” 75 PHỤ LỤC + Tại khung “Available devices” tìm chọn “EP2C5T144C8” => “Next” + Cửa sổ => “Next” =>Nhấn “Finish” 76 PHỤ LỤC Đợi Project tạo + Tại hình làm việc chọn “File” => “New” => “VHDL File” => “OK” 77 PHỤ LỤC Màn hình lập trình xuất Bước 2: Viết chương trình hình vừa Lưu ý tên chương trình bắt buộc phải trùng tên với tên Project tạo Bước 3: Tiến hành biên dịch Nhấn biểu tượng Start Compilation công cụ hình 78 PHỤ LỤC Bước 4: Cấu hình I/O + Sau biên dịch => Chọn “Pin Planner” cơng cụ để cấu hình I/O cho FPGA hình bên + Màn hình “Pin Planner” cho phép cài đặt chân 79 PHỤ LỤC + Định cấu hình I/O khơng sử dụng mức tổng trở cao Chọn “Assignments” => “Device” 80 PHỤ LỤC Chọn “Device and Pin Options” Chọn “Unused Pins” Ở mục “Reserve all unused pins” chọn “As input tri-stated” => “OK” Bước 5: Biên dịch lại tồn chương trình 81 PHỤ LỤC Bước 6: Đổ chương trình xuống FPGA Ta tiến hành đổ chương trình xuống FPGA => Chọn “Programmer” Màn Khi “Start” khơng sáng có nghĩa chưa có kết nối máy tính với FPGA ta khơng thể tiến hành đổ chương trình cho FPGA Ta chọn “Hardware Setup” góc bên trái Cửa sổ “Hardware Setup” 82 PHỤ LỤC Chọn “USB-Blaster [USB-0]” => “Close” Nút “Start” sáng lên cho phép đổ chương trình xuống phần cứng 2.2 Viết chương trình điều khiển FPGA Ta thực đến bước hướng dẫn tiến hành viết code Chương trình FPGA đóng vai trị cổng logic thay cho mạch logic bằng IC thông thường Chương trình lập trình cho FPGA theo giải thuật đề nhằm tạo xung kích hồn chỉnh cho IGBT mạch cơng suất Các xung đưa qua mạch kích giới thiệu để tăng điện áp kích cho xung Các xung dùng để kích cho mạch công suất 83 ... hệ thống nghịch lưu pha 26 Hình 3. 2 Hình ảnh Kit DSP TMS320F2 833 5 27 Hình 3. 3 Sơ đồ t? ??ng quan các khối TMS320F2 833 5 28 Hình 3. 4 Hình ảnh FPGA Cyclone II EP2C 5T1 44C8 30 Hình. .. tính với dòng t? ??i ngõ t? ? ?t Khi so với nghịch lưu ba pha ba bậc truyền thống, nghịch lưu cải tiến có đặc tính trội CHƯƠNG 1: T? ??NG QUAN Hình 1.6 Cấu hình nghịch lưu hình T bậc quasi- Z- Source 1.2 LÝ... nhau, hai t? ?? thông số bằng diode Đối với nghịch lưu truyền thống, có hai trạng thái ho? ?t động trạng thái ngắn mạch trạng thái trạng thái active Trong ZSI t? ??n dụng trạng thái ngắn mạch để t? ?ng điện

Ngày đăng: 26/12/2021, 17:47

Xem thêm:

HÌNH ẢNH LIÊN QUAN

NGHỊCH LƯU HÌNH T3 BẬC QUASI-Z-SOURCE CÓ KHẢ NĂNG CHỊU LỖI - Nghịch lưu hình t 3 bậc quasi z source có khả năng chịu lỗi
3 BẬC QUASI-Z-SOURCE CÓ KHẢ NĂNG CHỊU LỖI (Trang 1)
Hình 1.3. Sơ đồ khối bộ nghịch lưu truyền thống sử dụng bộ tăng áp một chiều. - Nghịch lưu hình t 3 bậc quasi z source có khả năng chịu lỗi
Hình 1.3. Sơ đồ khối bộ nghịch lưu truyền thống sử dụng bộ tăng áp một chiều (Trang 21)
Hình 1.4. Sơ đồ khối bộ nghịch lưu truyền thống sử dụng máy biến áp tần số. - Nghịch lưu hình t 3 bậc quasi z source có khả năng chịu lỗi
Hình 1.4. Sơ đồ khối bộ nghịch lưu truyền thống sử dụng máy biến áp tần số (Trang 21)
Hình 1.5. Bộ nghịch lưu Z-Source. - Nghịch lưu hình t 3 bậc quasi z source có khả năng chịu lỗi
Hình 1.5. Bộ nghịch lưu Z-Source (Trang 22)
Hình 2.1. Mạch nghịch lưu 3 ph a3 bậc hìn hT - Nghịch lưu hình t 3 bậc quasi z source có khả năng chịu lỗi
Hình 2.1. Mạch nghịch lưu 3 ph a3 bậc hìn hT (Trang 30)
Hình 2.2. Chế độ dòng thụ động nghịch lưu hìn hT - Nghịch lưu hình t 3 bậc quasi z source có khả năng chịu lỗi
Hình 2.2. Chế độ dòng thụ động nghịch lưu hìn hT (Trang 32)
Hình 2.6. Trạng thái +Vi ở trường hợp không ngắn mạch - Nghịch lưu hình t 3 bậc quasi z source có khả năng chịu lỗi
Hình 2.6. Trạng thái +Vi ở trường hợp không ngắn mạch (Trang 37)
Ở hình 2.7, các IGBT S2, S3 sẽ mở, IGBT S1 sẽ đóng để tạo điện áp +Vi. - Nghịch lưu hình t 3 bậc quasi z source có khả năng chịu lỗi
h ình 2.7, các IGBT S2, S3 sẽ mở, IGBT S1 sẽ đóng để tạo điện áp +Vi (Trang 39)
Hình 3.1. Sơ đồ khối hệ thống bộ nghịch lưu 3 pha. - Nghịch lưu hình t 3 bậc quasi z source có khả năng chịu lỗi
Hình 3.1. Sơ đồ khối hệ thống bộ nghịch lưu 3 pha (Trang 47)
Hình 4.3. Sơ đồ nguyên lý mạch kích. - Nghịch lưu hình t 3 bậc quasi z source có khả năng chịu lỗi
Hình 4.3. Sơ đồ nguyên lý mạch kích (Trang 57)
Hình 4.5. Mạch PCB mạch kích (mạch in lớp dưới). - Nghịch lưu hình t 3 bậc quasi z source có khả năng chịu lỗi
Hình 4.5. Mạch PCB mạch kích (mạch in lớp dưới) (Trang 58)
Hình 4.6. Sơ đồ nguyên lý mạch công suất - Nghịch lưu hình t 3 bậc quasi z source có khả năng chịu lỗi
Hình 4.6. Sơ đồ nguyên lý mạch công suất (Trang 58)
Hình 4.7. Sơ đồ mạch nguồn - Nghịch lưu hình t 3 bậc quasi z source có khả năng chịu lỗi
Hình 4.7. Sơ đồ mạch nguồn (Trang 60)
Hình 4.10. Sơ đồ mạch nhánh dự phòng - Nghịch lưu hình t 3 bậc quasi z source có khả năng chịu lỗi
Hình 4.10. Sơ đồ mạch nhánh dự phòng (Trang 61)
4.2.3. Hình ảnh các module đã thi công, lắp ráp a.Mô hình mạch nguồn - Nghịch lưu hình t 3 bậc quasi z source có khả năng chịu lỗi
4.2.3. Hình ảnh các module đã thi công, lắp ráp a.Mô hình mạch nguồn (Trang 63)
Hình 4.11. Module khối nguồn. - Nghịch lưu hình t 3 bậc quasi z source có khả năng chịu lỗi
Hình 4.11. Module khối nguồn (Trang 63)
Từ kích thước của những module nhóm sinh viên tiến hành thiết kế mô hình của đồ án. Mô hình sẽ có 3 tầng như sau: - Nghịch lưu hình t 3 bậc quasi z source có khả năng chịu lỗi
ki ́ch thước của những module nhóm sinh viên tiến hành thiết kế mô hình của đồ án. Mô hình sẽ có 3 tầng như sau: (Trang 65)
Hình 4.18. Sơ đồ nguyên lý mạch mô phỏng trên PSIM Sơ đồ tạo xung kích trên PSIM: - Nghịch lưu hình t 3 bậc quasi z source có khả năng chịu lỗi
Hình 4.18. Sơ đồ nguyên lý mạch mô phỏng trên PSIM Sơ đồ tạo xung kích trên PSIM: (Trang 67)
Hình 4.23. Dạng sóng dòng điện Ia, điện áp VAB, điện áp VAG, điện áp VAO trước và sau khi sửa lỗi S1A. - Nghịch lưu hình t 3 bậc quasi z source có khả năng chịu lỗi
Hình 4.23. Dạng sóng dòng điện Ia, điện áp VAB, điện áp VAG, điện áp VAO trước và sau khi sửa lỗi S1A (Trang 69)
Hình 5.1. Dạng sóng điện áp VAB và điện áp Van trước và sau lỗi S1a. - Nghịch lưu hình t 3 bậc quasi z source có khả năng chịu lỗi
Hình 5.1. Dạng sóng điện áp VAB và điện áp Van trước và sau lỗi S1a (Trang 73)
Hình 5.3. Dạng sóng điện áp VAB và điện áp VAO trước và sau sửa lỗi S1a. - Nghịch lưu hình t 3 bậc quasi z source có khả năng chịu lỗi
Hình 5.3. Dạng sóng điện áp VAB và điện áp VAO trước và sau sửa lỗi S1a (Trang 74)
Hình 5.5. Dạng sóng dòng điện IA và điện áp VAG trước và sau lỗi S2a. - Nghịch lưu hình t 3 bậc quasi z source có khả năng chịu lỗi
Hình 5.5. Dạng sóng dòng điện IA và điện áp VAG trước và sau lỗi S2a (Trang 75)
Màn hình làm việc hiện ra. - Nghịch lưu hình t 3 bậc quasi z source có khả năng chịu lỗi
n hình làm việc hiện ra (Trang 88)
Ở cửa sổ như hình trên chọn: - Nghịch lưu hình t 3 bậc quasi z source có khả năng chịu lỗi
c ửa sổ như hình trên chọn: (Trang 95)
Tại màn hình trên ta cài đặt Chip cho dự án + Chọn “Cyclone II” cho “Family” - Nghịch lưu hình t 3 bậc quasi z source có khả năng chịu lỗi
i màn hình trên ta cài đặt Chip cho dự án + Chọn “Cyclone II” cho “Family” (Trang 97)
Bước 4: Cấu hình I/O + Sau khi biên dịch => Chọn “Pin Planner” trên thanh công cụ để cấu hình I/O cho FPGA như hình bên dưới - Nghịch lưu hình t 3 bậc quasi z source có khả năng chịu lỗi
c 4: Cấu hình I/O + Sau khi biên dịch => Chọn “Pin Planner” trên thanh công cụ để cấu hình I/O cho FPGA như hình bên dưới (Trang 101)
w