Nghiên cứu phương pháp tái cấu hình từng phần cho fpga và ứng dụng cho noc

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI Họ tên tác giả luận văn PHAN MẠNH HÙNG TÊN ĐỀ TÀI LUẬN VĂN NGHIÊN CỨU PHƯƠNG PHÁP TÁI CẤU HÌNH TỪNG PHẦN CHO FPGA VÀ ỨNG DỤNG CHO NOC Chuyên ngành : KỸ THUẬT ĐIỆN TỬ VIỄN THÔNG LUẬN VĂN THẠC SĨ KHOA HỌC KỸ THUẬT ĐIỆN TỬ VIỄN THÔNG NGƯỜI HƯỚNG DẪN KHOA HỌC : TS PHẠM NGỌC NAM Hà Nội – 2012 Nghiên cứu phương pháp tái cấu hình phần cho FPGA ứng dụng cho NoC - MỤC LỤC Trang phụ bìa Lời cam đoan Danh mục ký hiệu, chữ viết tắt Danh mục bảng Danh mục hình vẽ, đồ thị PHẦN MỞ ĐẦU CHƯƠNG - TỔNG QUAN 12 1.1 Tái cấu hình phần 12 1.1.1 Khái niệm tái cấu hình phần 12 1.1.2 Ưu điểm 13 1.1.3 Hạn chế thách thức 13 1.2 System on chip 14 1.2.1 Khái niệm SoC 14 1.2.2 Xu hướng phát triển SoC 16 1.2.3 Nhược điểm SoC dựa tảng Bus 16 1.2.4 Mối liên hệ SoC NoC 17 1.3 Network on Chip 18 1.3.1 Khái niệm Network on Chip 18 1.3.2 Các ưu điểm NoC 19 1.3.3 Nhược điểm NoC 20 1.3.4 Phân loại nghiên cứu NoC 20 1.3.5 Các nghiên cứu triển khai NoC 21 1.4 Kết luận chương 24 CHƯƠNG - NGHIÊN CỨU VỀ FPGA 25 2.1 FPGA 25 2.1.1 Khái niệm FPGA 25 2.1.2 So sánh FPGA với ASIC 27 2.2 FPGA Xilinx 27 2.3 Ngôn ngữ mô tả phần cứng VHDL 29 2.3.1 Khái niệm VHDL 29 2.3.2 Các mức xử lý VHDL 30 2.3.3 Các đơn vị thiết kế VHDL 30 2.4 Quy trình thiết kế FPGA Xilinx 31 Phan Mạnh Hùng Lớp ĐTVT – KH 2010B Nghiên cứu phương pháp tái cấu hình phần cho FPGA ứng dụng cho NoC - 2.5 Kết luận chương 33 CHƯƠNG – NGHIÊN CỨU VỀ TÁI CẤU HÌNH TỪNG PHẦN 34 3.1 Phần động 34 3.2 Phần tĩnh 35 3.3 Bus Macros 35 3.3.1 Macro giao tiếp đầu vào 37 3.3.2 Macro giao tiếp đầu 38 3.4 Bộ điều khiển cấu hình 39 3.5 Cấu hình FPGA 40 3.6 Kết luận chương 41 CHƯƠNG - NGHIÊN CỨU VỀ NOC 42 4.1 Các thuật ngữ chung NoC 42 4.2 Các cấu hình NoC 44 4.2.1 Mạng kiểu (Trees) 45 4.2.2 Mạng lưới n-chiều (n-Dimensional Mesh) 45 4.2.3 Mạng K-ary n-cube 46 4.2.4 Mạng siêu khối (Hypercube) 46 4.2.5 Mạng có số chiều thấp 47 4.2.6 Đánh giá chung cấu hình NoC 47 4.3 Các chế điều khiển luồng NoC 48 4.3.1 Các đơn vị liệu dùng NoC 48 4.3.2 Cơ chế điều khiển luồng Store-and-Forward (SAF) 49 4.3.3 Cơ chế điều khiển luồng Wormhole (WH) 50 4.3.4 Cơ chế điều khiển luồng Virtual cut-through (VCT) 51 4.3.5 Cơ chế điều khiển luồng kênh ảo (Virtual Channel) 51 4.3.6 Đánh giá chung chế điều khiển luồng NoC 52 4.4 Các thuật toán định tuyến NoC 53 4.4.1 Phân loại thuật toán định tuyến 53 4.4.2 Các vấn đề định tuyến 54 4.4.3 Định tuyến theo chiều 56 4.4.4 Định tuyến e-cube 56 4.4.5 Định tuyến XY 57 4.5 Kết luận chương 57 CHƯƠNG - THIẾT KẾ TÁI CẤU HÌNH TRÊN MƠ HÌNH NOC TRÊN FPGA 58 5.1 Cấu hình mạng mơ hình NoC 58 Phan Mạnh Hùng Lớp ĐTVT – KH 2010B Nghiên cứu phương pháp tái cấu hình phần cho FPGA ứng dụng cho NoC - 5.2 Thuật toán định tuyến chế điều khiển luồng 59 5.3 Thiết kế NoC 60 5.3.1 Router 60 5.3.2 Sub-Router 62 5.3.3 Bộ điều khiển đầu vào 64 5.3.4 Switch 65 5.3.5 Arbiter 67 5.3.6 NetIF 68 5.4 Thiết kế thực tái cấu hình 70 5.5 Kết luận chương 71 CHƯƠNG – KẾT QUẢ THỰC HIỆN MÔ PHỎNG TÁI CẤU HÌNH NOC TRÊN FPGA 72 6.1 Kết tổng hợp FPGA Xilinx 72 6.2 Thiết lập mô 73 6.3 Thực mô 76 6.3.1 Trường hợp 76 6.3.2 Trường hợp 78 6.3.3 Trường hợp 80 6.4 Phân tích kết mô 82 6.5 Kết luận chương 83 KẾT LUẬN 84 TÀI LIỆU THAM KHẢO 85 PHỤ LỤC 87 Phan Mạnh Hùng Lớp ĐTVT – KH 2010B Nghiên cứu phương pháp tái cấu hình phần cho FPGA ứng dụng cho NoC - Lời cam đoan Tôi Phan Mạnh Hùng - tác giả luận văn “Nghiên cứu phương pháp tái cấu hình phần cho FPGA ứng dụng cho NoC” Tôi xin cam đoan thực luận văn nghiêm túc, toàn nội dung luận văn kết nghiên cứu thực Đồng thời, việc tham khảo tài liệu trình thực luận văn tuân thủ theo yêu cầu không chép luận văn trước Phan Mạnh Hùng Lớp ĐTVT – KH 2010B Nghiên cứu phương pháp tái cấu hình phần cho FPGA ứng dụng cho NoC - Danh mục ký hiệu, chữ viết tắt ASIC Aplication Specific Integrated circuit AWH Asynchronous wormhole CB Cell-based CLB Configurable Logic Block DDR Double Data Rate DRC Design Rule Check DSP Digital Signal Processing EDA Electronic Design Automation FPGA Field Programmable Gate Array FSM Finite State Machine HOL Head-of-line IP Intellectual Property LUT Lookup Table MPSoc Multi-Processor System on Chip NoC Network on Chip RI Routing Information RNI Resource/Network Interface RTL Register Transfer Level SAF Store-and-Forward SN Sequence Number SoC System on Chip VCT Virtual cut-through VHDL Very High Speed Integrated Circuit Hardware Description Language WH Wormhole Phan Mạnh Hùng Lớp ĐTVT – KH 2010B Nghiên cứu phương pháp tái cấu hình phần cho FPGA ứng dụng cho NoC - Danh mục bảng Bảng 4.1 Đánh giá chung cấu hình NoC 48 Bảng 4.2 Đánh giá chung chế điều khiển luồng 52 Bảng 5.1 Các tín hiệu khối sub-router 63 Bảng 5.2 Các tín hiệu điều khiển đầu vào 65 Bảng 5.3 Các tín hiệu switch 66 Bảng 5.4 Các tín hiệu Arbiter 68 Bảng 5.5 Các tín hiệu NetIF 69 Bảng 6.1 Kết sử dụng tài nguyên NoC FPGA 72 Bảng 6.2 Các thiết lập mô 74 Bảng 6.3 Thống kê kết mô trường hợp 77 Bảng 6.4 Thống kê kết mô trường hợp 79 Bảng 6.5 Thống kê kết mô trường hợp 81 Phan Mạnh Hùng Lớp ĐTVT – KH 2010B Nghiên cứu phương pháp tái cấu hình phần cho FPGA ứng dụng cho NoC - Danh mục hình vẽ, đồ thị Hình 1.1 Một SoC thực tế 15 Hình 1.2 Soc dựa tảng Bus 17 Hình 1.3 Một NoC điển hình 18 Hình 1.4 Một SoC sử dụng NoC Arteris 23 Hình 2.1 Kiến trúc chung FPGA 25 Hình 2.2 Một Slice FPGA Xilinx Spartan6 28 Hình 2.3 Ba mức thiết kế với VHDL 31 Hình 2.4 Quy trình thiết kế FPGA Xilinx 32 Hình 3.1 Tổng quát tái cấu hình phần 34 Hình 3.2 Vị trí bus macro 35 Hình 3.3 Biên giới module 36 Hình 3.4 Vị trí bus macro lúc biên tập FPGA 37 Hình 3.5 Sử dụng slice macro đầu vào 37 Hình 3.6 Sơ đồ macro đầu vào 38 Hình 3.7 Sử dụng slice macro đầu 38 Hình 3.8 Sơ đồ macro đầu 39 Hình 3.9 Sơ đồ tái cấu hình phần 40 Hình 3.10 Sơ đồ cấu hình FPGA 40 Hình 4.1 Một NoC cấu hình dạng lưới 3x3 42 Hình 4.2 Các cấu hình NoC 44 Hình 4.3 Cấu hình NoC dạng 45 Hình 4.4 Mạng lưới n-chiều 46 Hình 4.5 Mạng k-ary n-cube 46 Hình 4.6 Mạng siêu khối 47 Hình 4.7 Mạng lưới 2-chiều mạng torus 2-chiều 47 Hình 4.8 Cơ chế điều khiển luồng SAF chế điều khiển luồng WH 50 Hình 4.9 Phân loại thuật tốn định tuyến NoC 54 Phan Mạnh Hùng Lớp ĐTVT – KH 2010B Nghiên cứu phương pháp tái cấu hình phần cho FPGA ứng dụng cho NoC - Hình 4.10 Các thuật tốn định tuyến chống Deadlock NoC 55 Hình 4.11 Định tuyến E-cube 56 Hình 5.1 Cấu hình mạng NoC lựa chọn 58 Hình 5.2 Các tín hiệu liên kết vật lý định tuyến 60 Hình 5.3 Bộ định tuyến ghép từ hai định tuyến đơn vị 61 Hình 5.4 Một gói tin truyền NoC 62 Hình 5.5 Sơ đồ khối sub-router 63 Hình 5.6 Sơ đồ khối điều khiển đầu vào 64 Hình 5.7 Sơ đồ khối switch 66 Hình 5.8 Sơ đồ khối Arbiter 67 Hình 5.9 Sơ đồ khối NetIF 69 Hình 5.10 Yêu cầu cho module tái cấu hình 71 Hình 5.11 Thơng báo cảnh báo sau dùng DRC 71 Hình 6.1 Kết layout NoC FPGA 73 Hình 6.2 Các liên kết NoC 74 Phan Mạnh Hùng Lớp ĐTVT – KH 2010B Nghiên cứu phương pháp tái cấu hình phần cho FPGA ứng dụng cho NoC - PHẦN MỞ ĐẦU Tái cấu hình phần cơng nghệ tiên tiến phát triển thời gian gần Nó giúp cho người lập trình dễ dàng thay đổi cấu trúc thiết kế mà không làm ảnh hưởng đến phần lại hệ thống hoạt động bình thường Tuy nhiên khơng hỗ trợ tất dịng FPGA mà hỗ trợ dòng Virtex II, Virtex II Pro, and Virtex trở lên Nội dung luận văn trình bày dựa dịng Virtex LX240T Kit ML605 Network on Chip (NoC) kiến trúc kết nối nghiên cứu khoảng thập niên trở lại Kiến trúc hứa hẹn công nghệ tương lai hệ thống đa xử lý chip (MPSoC), hệ thống chip (SoC) đòi hỏi tốc độ trao đổi liệu cao thành phần chip, tiết kiệm điện dễ kế thừa, mở rộng hệ thống Bên cạnh đó, FPGA loại chip khả cấu hình, phù hợp cho ứng dụng linh hoạt cấu hình phần cứng, đòi hỏi xử lý song song thời gian thực ngắn Do vậy, tác giả luận văn muốn nghiên cứu tái cấu hình ứng dụng NoC Mục đích nghiên cứu luận văn nghiên cứu mơ hình NoC có khả tái cấu hình bao gồm thuật tốn định tuyến, cấu hình mạng, chế điều khiển luồng Đồng thời nắm rõ mơ hình phù hợp cho ứng dụng cụ thể Từ thực thành cơng mơ hình NoC FPGA cho ứng dụng cụ thể để kiểm chứng mơ hình NoC chọn triển khai Đối tượng nghiên cứu luận văn bao gồm mô hình NoC lý thuyết có, triển khai mơ hình NoC với cơng cụ hãng Xilinx, triển khai mơ hình NoC VLSI FPGA Bên cạnh nghiên cứu SoC, mơ hình kết nối dành cho thành phần SoC Để thực mục đích nghiên cứu nêu trên, phương pháp nghiên cứu sử dụng luận văn phân tích lý thuyết kết hợp với mơ phần mềm Để làm tác giả phải thu thập tài liệu từ nhiều nguồn thông tin bao gồm Internet, sách báo người có kinh nghiệm Phan Mạnh Hùng Lớp ĐTVT – KH 2010B Nghiên cứu phương pháp tái cấu hình phần cho FPGA ứng dụng cho NoC - variable xaddr_out,yaddr_out: std_logic_vector(ADDRESS_LEN-1 downto 0); variable zero: std_logic_vector(ADDRESS_LEN-1 downto 0):=(others=>'0'); variable hout: std_logic_vector(FLIT_LEN-1 downto 0); begin bFT:=data_latch(FT_START downto FT_STARTFLIT_TYPE_LEN+1); bXA:=data_latch(X_ADDR_START downto X_ADDR_STARTADDRESS_LEN+1); bYA:=data_latch(Y_ADDR_START downto Y_ADDR_STARTADDRESS_LEN+1); flit_type:=bFT; xaddr:=bXA; yaddr:=bYA; if xaddr=zero then end_of_route '0'); else end_of_route Phan Mạnh Hùng 93 Lớp ĐTVT – KH 2010B Nghiên cứu phương pháp tái cấu hình phần cho FPGA ứng dụng cho NoC - start_of_packet