Bảo mật mạng vô tuyến và ứng dụng của fpga trong bảo mật mạng vô tuyến

MỤC LỤC Trang MỤC LỤC LỜI NÓI ĐẦU TÓM TẮT ĐỒ ÁN DANH MỤC HÌNH VẼ SỬ DỤNG TRONG ĐỒ ÁN THUẬT NGỮ VIẾT TẮT SỬ DỤNG TRONG ĐỒ ÁN CHƢƠNG GIỚI THIỆU CHUNG VỀ BẢO MẬT VÔ TUYẾN 13 1.1 Các vấn đề gặp phải truyền thông 13 1.1.1 Nhận thực 13 1.1.2 Tính tin cậy 14 1.1.3 Tính toàn vẹn 15 1.2 Các thuật toán mã hóa 16 1.2.1Mã hóa đối xứng 16 1.2.2 Mã hóa bất đối xứng 17 1.2.3 Hàm băm 18 1.2.4 Mã nhận thực tin 19 1.2.5 Chữ ký điện tử 19 1.3 Quản lý mật mã 20 1.3.1 Tạo khóa 20 1.3.2 Lƣu trữ khóa 22 1.3.3 Phân phối khóa 23 1.3.4 Thay đổi khóa 25 1.3.5 Hủy khóa 25 CHƢƠNG KIẾN TRÚC BẢO MẬT GSM 27 2.1 Kiến trúc hệ thống GSM 27 2.1.1 Các thành phần hệ thống 27 2.1.2 Các phân hệ mạng GSM 30 2.2 Đặc điểm bảo mật mạng GSM 32 2.2.1 AuC 32 2.2.2 HLR 33 2.2.3 VLR 33 2.2.4 Thẻ SIM 34 2.2.5 IMSI TMSI 34 2.2.6 Chuẩn mã hóa GSM 35 2.2.7 Đa truy nhập phân chia theo thời gian 37 2.2.8 Nhảy tần 38 2.3 Các chế độ bảo mật theo yêu cầu ngƣơì dùng 39 2.3.1 Q trình mã hóa theo u cầu ngƣời dùng 40 2.3.2 Hệ thống khóa mật mã 42 2.3.3 Các thuật toán tham số mật mã hóa 42 2.3.4 Kiến trúc bảo mật 42 2.3.5 Cách thầnh phần phần cứng bảo mật 43 2.3.6 Tổng quan hệ thống bảo mật GSM thiết bị thuê bao cố định 44 2.4 Quản lý khóa mật mã 45 2.4.1 Nạp phân phối khóa mật mã 45 2.4.2 Thẻ nhớ đọc thẻ 45 2.4.3 Chữ ký điện tử 45 CHƢƠNG KIẾN TRÚC BẢO MẬT MẠNG W-CDMA 47 3.1 IMT 2000 47 3.2 Kiến trúc UMTS 50 3.3 Kiến trúc bảo mật UMTS 54 3.3.1 Bảo mật mạng truy nhập 55 3.3.2 Thỏa thuận khóa nhận thực UMTS(UMTS AKA) 55 3.3.3 Thuật tốn đảm bảo tính tin cậy toàn vện tin 58 3.3.4 Thuật tốn mã hóa khối KASUMI 61 CHƢƠNG ỨNG DỤNG FPGA TRONG BẢO MẬT VÔ TUYẾN 64 4.1 Khái niệm cấu trúc FPGA 64 4.2 Các ứng dụng FPGA 66 4.3 Ý nghĩa vai trò FPGA 66 4.4 Tối ƣu hóa tham số hệ thống 68 4.5 So sánh hệ thống bảo mật vô tuyến dựa phần cứng phần mềm 69 4.6 Phần cứng có khả cấu hình 70 4.7 Thiết kế thuật toán KASUMI FPGA 74 4.7.1 Nhận xét chung 74 4.7.2 Hàm FO 76 4.7.3 Hàm FI 78 4.7.4 Đƣờng xử lý liệu logic vòng 80 4.7.5 Lập thời gian biểu cho khóa mã 81 KẾT LUẬN 83 TÀI LIỆU THAM KHẢO 84 LỜI NĨI ĐẦU Thơng tin di động ngày trở thành ngành công nghiệp viễn thông phát triển nhanh mang lại nhiều lợi nhuận cho nhiều nhà khai thác Sự phát triển thị trƣờng viễn thông di động thúc đẩy mạnh mẽ việc nghiên cứu triển khai hệ thống thông tin di động tƣơng lai Các dịch vụ mạng thông tin di động ngày phong phú hơn, dịch vụ thoại truyền thống, hệ thống thơng tin di động đại cịn cung cấp thêm nhiều loại hình dịch vụ số liệu khác với tốc độ cao Bên cạnh đó, vấn đề lớn hệ thống truyền thông vô tuyến di động đảm bảo tính bảo mật thơng tin ngƣời sử dụng Kiến trúc mạng thông tin di động, thế, ngồi thành phần nhằm thực truyền thơng tin ngƣời dùng cịn u cầu thêm thành phần khác để bảo mật thơng tin Do đó, có nhiều thuật tốn bảo mật đời, thay nhằm đảm bảo tốt tính an tồn thơng tin, giao diện vơ tuyến nhƣ bảo mật từ đầu cuối tới đầu cuối nay, đề tài thú vị thu hút nhiều quan tâm nhà nghiên cứu Trong đồ án tốt nghiệp này, ngồi tập trung phân tích thuật tốn bảo mật, mã hóa khác nhau, cịn trình bày kiến trúc bảo mật mạng thông tin di động hệ Hai nhƣ hệ Ba Ngoài ra, đồ án cịn giới thiệu phân tích cơng nghệ thực tế để thực thuật toán hệ thống Nội dung đồ án bao gồm bốn chƣơng: Chƣơng : Giới thiệu chung bảo mật vô tuyến Chƣơng nêu lên thách thức chung mà hệ thống thông tin vô tuyến gặp phải nhƣ giải pháp cho vấn đề Trong chƣơng trình bày khái niệm mã hóa, thuật tốn mật mã hóa nhƣ đánh giá nhận xét thuật toán Chƣơng : Kiến trúc bảo mật mạng GSM Chƣơng trình bày chi tiết kiến trúc bảo mật mạng thơng tin di động GSM nhƣ phân tích mạng GSM dƣới góc độ bảo mật Ngồi ra, chƣơng giới thiệu giải pháp bảo mật từ đầu cuối tới đầu cuối theo yêu cầu ngƣời sử dụng Chƣơng : Kiến trúc bảo mật mạng W-CDMA Chƣơng trình bày cấu trúc mạng xem xét kiến trúc bảo mật mạng W-CDMA Ngoài thủ tục bảo mật nhận thực, chƣơng tập trung phân tích cấu trúc thuật tốn KASUMI, thuật toán tảng kiến trúc bảo mật mạng W-CDMA Chƣơng : Ứng dụng FPGA bảo mật vô tuyến Chƣơng tập trung vào vấn đề thiết kế hệ thống bảo mật toàn ứng dụng chung Ngồi phân tích mối quan hệ tham số thiết kế hệ thống bảo mật chƣơng cịn giới thiệu cơng nghệ FPGA, cơng nghệ phổ biến sử dụng để thực thuật tốn mã hóa Phần cuối chƣơng trình bày thiết kế chi tiết thuật tốn KASUMI để cài đặt FPGA Do hạn chế thời gian nhƣ khả nghiên cứu, đồ án không tránh khỏi thiếu sót, em mong nhận đƣợc góp ý thầy cơ, bạn để nội dung đề tài đƣợc hoàn thiện Em xin chân thành cảm ơn thầy cô giáo môn Điện tử-Viễn thông khoa Công Nghệ trƣờng Đại học Vinh đặc biệt cô giáo Lê Thị Kiều Nga tận tình hƣớng dẫn em hồn thành đồ án tốt nghiệp này! VINH, ngày … tháng …năm 2010 Nguyễn Thị Thu Hƣơng TÓM TẮT ĐỒ ÁN Với đề tài “ Bảo mật mạng vô tuyến ứng dụng FPGA bảo mật mạng vô tuyến ” đƣợc chia làm chƣơng nhƣ sau: Chƣơng 1: - Chúng ta tìm hiểu kỹ thuật bảo mật : nhận thực, tính tồn vẹn, tính xác -Các thuật toán,các phƣơng thức bảo mật mạng vơ tuyến : Bao gồm thuật tốn mã hố đối xứng, thuật toán mã hoá bất đối xứng, hàm băm, chữ ký điện tử … Chƣơng : Trình bày kiến trúc bảo mật mạng di động hệ thứ hai GSM Chƣơng tập trung giới thiệu kiến trúc tổng quan nhƣ thành phần hệ thống, qua cho thấy đƣợc điểm mạnh yếu hệ thống GSM đặc điểm bảo mật hệ thống GSM Hệ thống GSM đƣợc chia thành phân hệ : Máy di động, phân hệ trạm gốc, phân hệ mạng lõi bao gồm trung tâm nhận thực(AuC), ghi định vị thƣờng trú(HLR), ghi định vị tạm trú(VLR), ghi nhận dạng thiết bị(EIR), trung tâm chuyển mạch dịch vụ di động Nhƣ trình bày phần trên, tiêu chuẩn bảo mật GSM bao gồm thành phần sau:AuC, HLR, VLR, Thẻ SIM, IMSI TMSI, Thuật toán mã hoá, Nhảy tần, EIR/IMEI Chƣơng : Trình bày kiến trúc bảo mật mạng di động hệ thứ W-CDMA - Kiến trúc UMTS Về mặt logic, mạng UMTS đƣợc chia thành hai phần mạng lõi (CN) mạng truy nhập vơ tuyến (GRAN) (CS) chuyển mạch gói (PS) - Kiến trúc bảo mật UMTS :Bảo mật mạng truy nhập, Bảo mật mạng lõi, Bảo mật phía ngƣời sử dụng, Bảo mật chƣơng trình ứng dụng…Trong chƣơng giới thiệu số thuật toán bảo mật đặc biệt thuật toán mã hoá khối KASUMI Chƣơng : Ứng dụng FPGA bảo mật vô tuyến Chƣơng đề cập đến giải pháp thích hợp cho bảo mật phần cứng so với phần mềm nhƣ giới thiệu tổng quan hai kiểu phần cứng khác mạch cấu hình đƣợc mạch khơng cấu hình đƣợc.Và việc thiiết kế thuật tốn KASUMI dựa cơng nghệ FPGA DANH MỤC HÌNH VẼ SỬ DỤNG TRONG ĐỒ ÁN Trang Hình 1.1 Nhận thực tin cách sử dụng chung khóa mã 13 Hình1.2 Sự cần thiết phải nhận thực thời gian 14 Hình 1.3 Đảm bảo tin cậy mã hóa đối xứng 15 Hình 1.4 Nguyên lý hệ thống mã hóa đối xứng 17 Hình 1.5 Kênh nguyên lý hệ thống mã hóa đối xứng 16 Hình 1.6 Nguyên lý mã hóa cơng khai thuật tốn RSA 18 Hình 1.7 Kiểm tra chữ ký điện tử 20 Hình 1.8 Chu kỳ sống khóa mã 21 Hình 1.9 Đặc điểm khóa đối xứng 128 bit 22 Hình 1.10 Cấu trúc thẻ thông minh 24 Hình 2.1 Kết nối thành phần hệ thống GSM 28 Hình 2.2 Các phân hệ mạng GSM 29 Hình 2.3 Vị trí phần tử bảo mật GSM 31 Hình 2.4 Ứng dụng TMSI 34 Hình 2.5 Q trình mã hóa 35 Hình 2.6 Q trình mã hóa theo thuật toán A5 36 Hình 2.7 Cấu trúc khung TDMA hệ thống GSM 37 Hình 2.8 Nhảy tần chậm hệ thống GSM 38 Hình 2.9 Sơ đồ khối máy di động GSM 40 Hình 2.10 Sơ đồ khối máy di động bảo mật theo yêu cầu 41 Hình 2.11 Khối bảo mật kiến trúc GSM chuẩn 43 Hình 2.12 Tổng quan hệ thống bảo mật 44 Hình 2.13 Các thành phần tạo nên chữ ký điện tử 45 Hình 3.1 Quy định phổ tần di động 3G vệ tinh (MSS) số nƣớc 48 Hình 3.2 Kiến trúc mạng di động UMTS (phiên 1999) 50 Hình 3.3 Tổng quan kiến trúc bảo mật UMTS 54 Hình 3.4 Thỏa thuận khóa nhận thực 57 Hình 3.5 Sử dụng thuật toán f9 để tạo Mã nhận thực tin (MAC) từ số liệu báo hiệu đầu vào 58 Hình 3.6 Thuật tốn f9 đảm bảo tính tồn vẹn liệu 59 Hình 3.7 Thuật tốn f8 sử dụng để mã hóa số liệu ngƣời dùng báo hiệu 60 Hình 3.8 Thuật tốn f8 đảm bảo tính tin cậy tin 60 Hình 3.9 Cấu trúc thuật tốn KASUMI 61 Hình 4.1 Kiến trúc tổng quan FPGA 64 Hình 4.2 Khối logic lập trình đƣợc FPGA 65 Hình 4.3 Chênh lệch giá thành FPGA ASIC 68 Hình 4.4 Cấu trúc FPGA 71 Hình 4.5 Cấu trúc CLB 71 Hình 4.7 Cấu trúc chi tiết slice FPGA 72 Hình 4.6 Cấu trúc slice FPGA 73 Hình 4.8 Cấu hình slice thành nhớ RAM 73 Hình 4.9 Cấu trúc khối vào / IOB 74 Hình 4.10 Cấu trúc thuật toán KASUMI 75 Hình 4.11 Các bƣớc thiết kế hàm FO sử dụng nhiều lần khối thành phần 77 Hình 4.12 Đƣờng xử lý liệu hàm FI 79 Hình 4.13 Đƣờng xử lý liệu khối logic vòng 81 Hình 4.14 Các thành phần hệ thống lập thời gian biểu cho khoá mã 83 THUẬT NGỮ VIẾT TẮT SỬ DỤNG TRONG ĐỒ ÁN Viết tắt Tiếng anh Nghĩa tiếng việt AES Advance Encryption Standard Chuẩn mã hoá tiên tiến AH Authentication Header Tiêu đề nhận thực AKA Authentication & Key Agreement Thoả thuận khoá nhận thực AMF Authentication and Key Management Field Trƣờng quản lý khoá nhận thực ARM Advance RISC Machine Máy theo kiến trúc RISC nâng cao ASYM Asymmetric Cipher Algorithm Thuật toán mã hoá bất đối xứng AuC Authentication Center Trung tâm nhận thực AUTN Authentication Token Thẻ nhận thực AV Authentication Vector Véc tơ nhận thực BSC Base Station Controler Bộ điều khiển trạm gốc BTS Base Transceiver Station Trạm thu phát gốc CDMA Code Division Multiple Access Đa truy nhập phân chia theo mã CN Core Networt Mạng lõi CLB Configurable Logic Block Khối logic cấu hình đƣợc CS Circuit Switched Chuyển mạch kênh DES Data Encryption Standard Chuẩn mật mã liệu DH Diffie-Hellman Thuật toán Diffie-Hellman DLL Download Link Đƣờng liệu xuống DNS Domain Name System Hệ thống tên miền DSP Digital Signal Processor Bộ xử lý tín hiệu số EGDE Enhanced Data Rates For GSM Evolution Tốc độ số liệu gói tăng cƣờng để phát triển GSM EIR Equipment Identifier Register Thanh ghi nhận dạng thiết bị ESTI European Telecommunication standard Institute Viện tiêu chuẩn Viễn thông Châu Âu FH Frequency Hopping Nhảy tần FPGA Field Programmable Gate Array Mảng cổng lập trình đƣợc FDMA Frequency Division Multiple Access Đa truy nhập phân chia theo tần số GGSN Gateway GPRS Support Node Nút hỗ trợ GPRS cổng GMSC Gateway Mobile Services Switching Center Trung tâm chuyển mạch dịch vụ di động cổng GPRS General Packet Radio Service Dịch vụ vơ tuyến gói chung GSM Global Systems for Mobile Communications Hệ thống thơng tin di động tồn cầu HE Home Environment Môi trƣờng thƣờng trú HLR Home Location Register Thanh ghi định vị thƣờng trú IK Integrity key Khoá toàn vẹn IMEI International Mobile Equipment Identifier Số nhận dạng thiết bị di động quốc tế IMSI International Mobile Subscrible Identifier Số nhận dạng thuê bao di động quốc tế IMT 2000 International Mobile Telecommunications-2000 Thông tin di động quốc tế 2000 IP Internet Protocol Giao thức Internet ISDN Integrated Services Digital Networt Mạng số liên kết đa dịch vụ ITU International Telecommunication Union Liên minh viễn thông quốc tế 10 hoá đƣợc sử dụng với tỷ lệ nhỏ thời gian đó, sử dụng phần mềm làm giảm tính kinh tế tồn thiết kế Khơng có vậy, rõ ràng khả hoạt động phần mềm cịn nhiều thời gian, làm ảnh hƣởng tới tính thời gian thực hệ thống kể sử dụng kiến trúc pipeline cho mã hoá mạnh nhƣ 3DES hay AES Thách thức thực với hệ thống tốc độ luồng liệu cần xử lý cao, thời gian cho phép thực ngắn với khả tính tốn có hạn Trong tình này, rõ rang phần mềm khó đáp ứng đƣợc yêu cầu Cách an toàn để hoàn thành nhiệm vụ sử dụng kết hợp phần mềm chạy CPU hay DSP với khối phần cứng chạy ứng dụng then chốt Và câu hỏi đặt phải sử dụng loại phần cứng nào? 4.6 Phần cứng có khả cấu hình Phần cứng cấu hình đƣợc nhóm mạch tích hợp đƣợc biết đến với tên Linh kiện logic lập trình đƣợc (PLD) hay Mảng cổng lập trình đƣợc (FPGA) Các linh kiện cho phép ngƣời thiết kế cấu hình cho vài giây, FPGA thiết kế để thực chức hồn tồn khác Số lần cấu hình lại FPGA khơng giới hạn, nghiên cứu, phát triển ứng dụng hệ thống chip Linh kiện FPGA cho phép cấu hình lại để thay đổi chức logic nằm hệ thống Khả cho phép nhà thiết kế thoải mái phát triển, dễ dàng thay đổi chức phần cứng giống nhƣ thực phần mềm.Thậm chí FPGA cịn tự động cấu hình để thực chức khác khoảng thời gian khác Khả cho phép cấu hình lại chức logic ứng dụng nhiều kiểu hệ thống để cài đặt hệ thống tự khắc phục lỗi, tạo hệ thống đƣợc cấu hình cho nhiều môi trƣờng hoạt động, cài đặt thành phần cứng đa mục đích cho ứng dụng khác Hơn nữa, sử dụng FPGA làm cho dễ thiết kế kiểm tra phần cứng nhƣ khả nhanh chóng tung sản phẩm thị trƣờng Cho đến nay, nhiều nhà thiết kế sử dụng FPGA để cài đặt phần cứng thuật toán mã hoá khố cơng khai dùng tạo thay đổi khố phiên thuật tốn khố bí mật truyền thống dùng mã hoá liệu ngƣời dùng Bên cạnh thời gian để thiết kế phát triển ngắn hơn, linh kiện FPGA cho phép khả chế tạo bảng mạch mẫu nhƣ giải pháp giá rẻ Thậm chí hệ thống có giá thành cao nhà sản xuất FPGA cung cấp cơng cụ khả xử lý để chuyển thiết kế sang linh kiện lập trình đƣợc Hình 4.4 Cấu trúc FPGA Đối với nhà thiết kế chip bảo mật di động, FPGA cho phép thiết kế hệ thống cách mềm dẻo Kiến trúc bảo mật đƣợc thử nghiệm với mã hố khối mã xoắn, với nhiều kiểu hàm băm, thay đổi giao diện với CPU để phân tích đánh giá hiệu hệ thống Ứng dụng thực tế đƣợc nạp trực tiếp vào FPGA thấy hoạt động Quyết định cuối khơng cịn sở cảm tính, mơ phần mềm mà hoàn toàn theo hiệu thực thành phần thích hợp Hình 4.5 Cấu trúc CLB FPGA Hình 4.6 Cấu trúc slice FPGA Vậy cấu trúc bên FPGA nhƣ mà lại mềm dẻo nhƣ ? FPGA bao gồm hàng ngàn khối logic đa năng, hay gọi Khối logic cấu hình đƣợc (CLB) đƣợc thiết kế xếp cách mềm dẻo với kiến trúc khả trình Các CLB liên kết với thơng qua mạng đƣờng định hƣớng toàn kiến trúc logic kết nối với giới bên qua cổng vào/ra, lập trình đƣợc Trong chip FPGA hệ nhất, thành phần nhƣ đƣợc nhúng thêm nhiều khối chức tiến tiến khác, kể đến nhƣ: Khối RAM có dung lƣợng lớn, Nhân chia cho ứng dụng DSP, Vi xử lý nhúng bit, 32 bit lõi mềm chí Vi xử lý cứng đƣợc nhúng FPGA Hình 4.4 trình bày cấu trúc tổng quát thành phần FPGA cịn hình 4.5 trình bày cấu trúc chung CLB, CLB bao gồm bốn slice kết nối tới ma trận chuyển mạch Hình 4.6 hình 4.7 trình bày cấu trúc slice Chi tiết cổng vào khả trình đƣợc mơ tả nhƣ hình 4.9 Dữ liệu cấu hình cho FPGA đƣợc nạp vào ô nhớ đặc biệt bên chip để tuỳ chọn chức FPGA đọc liệu cấu hình từ nhớ PROM ngồi thơng qua cổng nối tiếp song song (chế độ master), đƣợc nạp từ thiết bị khác bên (chế độ ngoại vi hay slave) Các nhà sản xuất linh kiện FPGA cung cấp công cụ phần mềm mạnh, hỗ trợ nhiều cách thiết kế khác nhau, từ vẽ sơ đồ mô tả hoạt động, máy trạng thái, mô phỏng, đặt liên kết khối chức để tạo, nạp vào chip đọc ngƣợc trở lại luồng bit cấu hình cho chip Khi cấu hình lại chip, chức CLB liên kết chúng thay đổi theo, làm cho mạch có chức hồn tồn Mỗi CLB cấu hình thành hai chế độ - logic làm nhớ Hình 4.6 trình bày cấu trúc chi tiết khối logic, bao gồm bảng tra chức (LUT) hai ghi bit Khi cấu hình thành nhớ phân tán, phần logic đƣợc thay nhớ 16 bit ( hình 4.7) Hình 4.7 Cấu trúc chi tiết slice Hình 4.8 Cấu hình slice thành nhớ RAM Hình 4.9 Cấu trúc khối vào / IOB 4.7 Thiết kế thuật toán KASUMI FPGA KASUMI thuật toán mã hoá khối khoá đối xứng họ MISTY tập đoàn Mitsubishi Electronic nhiên cứu phát triển Sau đƣợc ESTI phát triển thành tiêu chuẩn mã hố quốc tế dùng cho hệ thống thơng tin di động hệ Ba, sở công nghệ W-CDMA Mục đích nhằm thiết kế thuật tốn có khả bảo mật chống lại cơng tuyến tính phi tuyến, nhỏ gọn (sử dụng cổng logic nhƣ cơng suất tiêu thụ ít), dễ dàng cài đặt với hiệu cao phần cứng nhƣ phần mềm 4.7.1 Nhận xét chung Cài đặt MISTY1 phần mềm viết ngôn ngữ assembly cho chạy vi xử lý Intel Pentium III (800MHz), chƣơng trình mã hố hoạt động đƣợc với tốc độ đầu vào tối đa 230 Mbps.Sử dụng xử lý CMOS 350 nm Mitsubishi kiến trúc pipeline thuật tốn, sử dụng 50 000 cổng, tăng tốc thuật tốn lên đến 800 Mbps Cịn u cầu tối thiểu hố thuật tốn, sử dụng phiên nhỏ gọn sử dụng hết 7600 cổng (với cơng nghệ bán dẫn CMOS) mã hoá liệu đạt tới tốc độ 72 Mbps u cầu thuật tốn mã hố để đặc tả kỹ thuật ETSI mã hoá cho W-CDMA phải có khả cài đặt phần cứng với dƣới 10 000 cổng Nhƣ trình bày hình 4.10, thuật tốn KASUMI khác theo vịng chẵn lẻ, vòng lẻ, hàm vòng đƣơc tính cách lấy kết tính đƣợc từ hàm FL đặt vào hàm FO, vòng lẻ ngƣợc lại, kết trƣớc hết đƣợc tính FO sau đƣợc đƣa tới FL FL hàm 32 bit bao gồm cổng AND, OR, NOT với chức quay trái Hàm FO hàm 32 bit nhƣng phức tạp hơn, có cấu trúc Feistel ba vòng, vòng chứa khối FI FI khối phi tuyến 16 bit, tự có cấu trúc Feistel bốn vịng, FI bao gồm hai khối thay đổi (S-box) bit hai khối thay đổi bit Hình 4.10c liệu qua hàm FI theo hai đƣờng khác nhau, đƣờng „dày‟ có bit đƣờng mỏng có bit Chú ý cấu trúc Feistel, nhƣ sử dụng thiết kế này, vịng có đầu đƣợc xoay chiều trƣớc đƣa tới đầu vào vịng Sau hồn thành đủ tám vịng theo thuật tốn KASUMI, đầu cuối khối liệu mã hoá tƣơng ứng với khối liệu đầu vào (a) Cấu trúc Feistel (b) Hàm FO (c) Hàm FI (d) Hàm FL Hình 4.10 Cấu trúc thuật toán KASUMI 4.7.2 Hàm FO Nguyên lý để thiết kế chia kiến trúc chung thành nhiều khối để lần lƣợt sử dụng khối theo vịng kín Trong khối đó, đầu chu kỳ đƣợc sử dụng làm đầu vào cho chu kỳ Càng khối thành phần chu phải cao để xử lý tồn khối liệu Tƣơng tự nhƣ vậy, muốn thiết kế thực chu kỳ yêu cầu chiếm nhiều tài nguyên Trong thiết kế này, ta chọn cách đơn giản hoá thuật toán mức thấp nhất, mức hàm FI, vận dụng khối để xây dựng lên mức cao hơn, mức hàm FO Hình 4.11 trình bày cấu trúc đƣờng liệu hàm FO sử dụng nhiều lần khối thành phần FI Hình 4.12 trình bày chi tiết cấu trúc song song chuẩn ban đầu hàm FO tƣơng ứng nhƣ hình 4.10 Trong hình 4.10b, phần cao phần thấp đƣợc bổ xung thêm cổng XOR mà không làm thay đổi chức hoạt động Nếu hai phần có cấu trúc giống sử dụng khối, giảm độ phức tạp nửa, toàn chức hàm FO đƣợc thực hai chu kì Phần thấp hình 4.10b cần thêm khối FI bên phải để có dạng tƣơng tự nhƣ phần hàm FO sửa đổi phần thấp đƣợc bổ xung thêm khối FI nhƣ hình 4.10c Các ghép phần cho phép lựa chọn xác luồng tín hiệu đầu vào Tồn đƣờng xử lý liệu đƣợc đơn giản hố nhƣ hình 4.10c Hình 4.10d trình bày thiết kế cuối cùng, thực hàm FO hai chu kỳ đồng hồ Bởi liệu chu ký thứ với thứ hai khác nên cần phải có khối ghép kênh để lựa chọn xác giá trị đầu vào cho cổng XOR khối FI Hình 4.11 Các bước thiết kế hàm FO sử dụng nhiều lần khối thành phần Cũng lƣu ý đƣờng xử lý liệu nhƣ hình 4.10d chứa khối FI, gọi khối dpFI, thay cho hai khối nhƣ sơ đồ bên Trƣờng hợp đƣợc giải thích chi tiết phần sau cịn liên quan nhiều chức khác đƣợc sử dụng thiết kế thuật toán Phần điều khiển cho khối đƣợc thực theo kiểu máy trạng thái để thiết lập lựa chọn cho ghép kênh chọn đầu vào chu kỳ Do hàm FO thực hai chu ký đồng hồ nên khối điều khiển gồm hai trạng thái 4.7.3 Hàm FI Hình 4.10c trình bày hàm FO yêu cầu hoạt động hai khối FI Khi FI chứa hai khối S-box bit S-box bit, cấu hình giản lƣợc hai chu kỳ đồng hồ để thực xong chức năng, hàm FO yêu cầu tổng cộng tám khối S-box Giải pháp tiết kiệm tài nguyên đặt khối X-box khối RAM nội hai cổng, số lƣợng RAM yêu cầu giảm nửa Xét khối FI nhƣ hình 4.10c, sau thay cặp khối S-box khối khối S-box sử dụng RAM hai cổng, lặp lại thủ tục tất cặp S-box bit bit lại Kết nhận đƣợc đƣờng xử lý liệu nhƣ hình 4.12, kết hợp hai hàm FI làm một, chứa hai S-box bit - hai cổng hai S-box bit - hai cổng Cũng giống nhƣ trên, đƣờng kẻ đậm đƣờng chuỗi tín hiệu bit cịn đƣờng kẻ nhỏ rõ đƣờng tín hiệu có độ rộng bit Hình 4.12 Đường xử lý liệu hàm FI Trong thiết kế có số điểm đáng ý sau : Trƣớc hết, bốn nhớ RAM hai cổng đƣợc sử dụng để cài đặt khối Sbox nhằm xếp khối lên nhớ nội FPGA Nói chung, nhớ nội đồng với nhau, FI yêu cầu cho kết chu kỳ đồng hồ nên S-box phần cao đƣợc thiết kế để hoạt động sƣờn âm, khối S-box phần thấp hoạt động sƣờn dƣơng tín hiệu đồng hồ, nhƣ hình 4.12 Cuối phải sử dụng số ghi suốt phần thiết kế, hình 4.12 khối đƣợc tơ màu xám, mục đích sử dụng ghi để đồng liệu đầu vào với giá trị cung cấp cho khối S-box phần cao nhƣ phần thấp Trƣờng hợp tƣơng tự nhƣ hoạt động đƣờng xử lý liệu kiểu pipeline Đƣờng xử lý liệu nhƣ hình 4.10d sử dụng ghi hoạt động sƣờn dƣơng đồng hồ để đồng liệu đầu vào cho khối logic trƣớc đƣa tới đầu vào khối FI hai cổng Thực vậy, tất tín hiệu đầu vào đƣợc sử dụng khối FI hai chiều phải đƣợc đồng với liệu ghi, hoạt động sƣờn dƣơng sƣờn âm 4.7.4 Đƣờng xử lý liệu logic vòng Mức logic vòng mức cấu trúc cao thuật tốn KASUM (hình 4.13) Trong hai chu kỳ đầu, lấy liệu từ bên ngồi cách đặt tín hiệu điều khiển ghép kênh A B mức thấp, thực vòng lẻ cách đặt giá trị mức thấp cho ghép kênh C D Trong suốt 14 chu kỳ tiếp theo, liệu đầu chu kỳ đƣợc hồi tiếp ngƣợc trở lại đầu vào đƣờng xử lý liệu Trong hai chu kỳ liên tiếp hàm FO, đầu vào đƣờng xử lý liệu vào giống nên phải sử dụng ghi đệm đầu vào hai ghép kênh Dữ liệu đầu vào sau qua khối FO, có chứa khối dpFI, phải đƣợc đồng sử dụng ghi đệm nhƣ hình 4.11 Trong sơ đồ đƣờng xử lý liệu logic vòng, ghi đƣợc tơ màu xám Tín hiệu điều khiển cho khối đƣợc thực máy trạng thái để thiết lập lựa chọn cho ghép kênh chu kỳ khác Đƣờng xử lý liệu logic vòng yêu cầu thực 16 chu kỳ đơng hồ để hồn thành q trình mã hố cho mọtt khối liệu Do đó, máy trạng thái gồm 16 trạng thái để điều khiển lựa chọn tƣơng ứng Hình 4.13 Đường xử lý liệu khối logic vòng 4.7.5 Lập thời gian biểu cho khố mã Chƣơng trình lập thời gian biểu cho khoá mã nhận khoá K 128 bit đầu vào để tạo khố vịng KL (độ dài 32bit), KO (độ dài 48 bit) KI (độ dài 48 bit) sử dụng vịng Các hình vẽ trình bày cách sử dụng khố khối chức Mỗi khố vịng đƣợc chia thành hai ba phần có độ dài 16 bit, phần chƣơng trình lập thời gian biểu cho khố tính tốn trực tiếp để tạo Khố ban đầu K đƣợc chia thành tám phần có độ dài 16 bit gọi Ki , 0