Tài liệu Chương 3: Thiết kế mạch LOGIC bằng tổ hợp VHDL ppt

Chương THIẾT KẾ MẠCH LOGIC TỔ HP BẰNG VHDL GIỚI THIỆU THIẾT KẾ MẠCH GIẢI MÃ – MẠCH MÃ HOÁ THIẾT KẾ MẠCH GIẢI MÃ THIẾT KẾ MẠCH MÃ HOÁ THIẾT KẾ MẠCH GIẢI MÃ LED ĐOẠN LOẠI ANODE CHUNG THIẾT KẾ MẠCH ĐA HP – MẠCH GIẢI ĐA HP THIẾT KẾ MẠCH ĐA HP THIẾT KẾ MẠCH GIẢI ĐA HP CÂU HỎI ÔN TẬP VÀ BÀI TẬP Chương Thiết Kế mạch logic tổ hợp SPKT – Nguyễn Đình Phú CÁC HÌNH VẼ Hình 3-1 Sơ đồ khối mạch GM - Hình 3-2 Sơ đồ khối mạch GM - Hình 3-3 Sơ đồ khối mạch MH - Hình 3-4 Sơ đồ khối mạch GM led đoạn loại anode chung Hình 3-5 Sơ đồ khối mạch ĐH vào Hình 3-6 Sơ đồ khối mạch GĐH CÁC BẢNG Bảng 3-1 BTT mạch GM - Bảng 3-2 BTT mạch GM - Bảng 3-3 BTT mạch MH - Bảng 3-4 BTT mạch GM led đoạn anode chung Bảng 3-5 BTT mạch đa hợp ngõ vào Bảng 3-6 BTT mạch GĐH 128 Kỹ thuật PLD ASIC Chương Thiết Kế mạch logic tổ hợp I SPKT – Nguyễn Đình Phú GIỚI THIỆU: Trong phần thiết kế mạch logic tổ hợp dùng ngôn ngữ VHDL sử dụng thiết bị lập trình Các mạch logic tổ hợp bao gồm mạch giải mã n đường sang m đường, mạch mã hoá m đường sang n đường, mạch dồn kênh mạch phân kênh, mạch giải mã led đoạn loại anode chung cathode chung Các thiết bị lập trình dùng CPLD XC9572, XC 95144, Coolrunner XC2C256 II THIẾT KẾ MẠCH GIẢI MÃ – MẠCH MÃ HOÁ THIẾT KẾ MẠCH GIẢI MÃ: Bài 3-1: Thiết kế mạch giải mã đường sang đường với ngõ tích cực mức cao: Bước 1: Vẽ sơ đồ khối mạch: DECODE Q0 Q1 Q2 Q3 I0 I1 to Hình 3-1 Sơ đồ khối mạch GM - Bước 2: Lập bảng trạng thái: Ngõ I1 0 1 vaøo I0 1 Ngoõ Q3 Q2 Q1 Q0 0 0 0 0 0 Bảng 3-1 BTT mạch GM - Bước 3: Viết chương trình: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity giaima_24 is Port ( I : in STD_LOGIC_VECTOR (1 downto 0); Q : out STD_LOGIC_VECTOR (3 downto 0)); end giaima_24; architecture Behavioral of giaima_24 is Kyõ thuật PLD ASIC 129 Chương Thiết Kế mạch logic tổ hợp SPKT – Nguyễn Đình Phú begin PROCESS (I) BEGIN CASE I IS WHEN "00" => Q Q Q Q NULL; END CASE; END PROCESS; end Behavioral; Baøi 3-2: Thiết kế mạch giải mã đường sang đường với ngõ tích cực mức thấp ngõ cho phép E: Bước 1: Vẽ sơ đồ khối mạch: DECODE Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 I0 I1 I2 E to Hình 3-2 Sơ đồ khối mạch GM - Bước 2: Lập bảng trạng thái: E 1 1 1 1 Ngõ vào I2 I1 × × 0 0 1 1 1 1 I0 × 1 1 Q7 1 1 1 1 Q6 1 1 1 1 Q5 1 1 1 1 Ngoõ Q4 Q3 1 1 1 1 0 1 1 1 Q2 1 1 1 1 Q1 1 1 1 1 Q0 1 1 1 1 Baûng 3-2 BTT mạch GM - Bước 3: Viết chương trình: 130 Kỹ thuật PLD ASIC Chương Thiết Kế mạch logic tổ hợp SPKT – Nguyễn Đình Phú library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity giaima_38 is Port ( I : in STD_LOGIC_VECTOR (2 downto 0); Q : out STD_LOGIC_VECTOR (7 downto 0); E : in STD_LOGIC); end giaima_38; architecture Behavioral of giaima_38 is BEGIN PROCESS (I,E) BEGIN IF E = '0' THEN Q Q Q Q Q Q Q Q Q NULL; END CASE; END IF; END PROCESS; end Behavioral; THIẾT KẾ MẠCH MÃ HOÁ Bài 3-3: Thiết kế mạch mã hoá đường sang đường với ngõ vào tích cực mức cao Bước 1: Vẽ sơ đồ khối mạch: Kỹ thuật PLD ASIC 131 Chương Thiết Kế mạch logic tổ hợp SPKT – Nguyễn Đình Phú ENCODE I0 I1 I2 I3 Q0 Q1 to Hình 3-3 Sơ đồ khối mạch MH - Bước 2: Lập bảng trạng thái: Ngõ I3 I2 0 0 1 vào Ngõ I1 I0 Q1 Q0 0 0 0 0 1 Bảng 3-3 BTT mạch MH - Bước 3: Viết chương trình: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity mahoa42 is Port ( I : in STD_LOGIC_VECTOR (3 downto 0); Q : out STD_LOGIC_VECTOR (1 downto 0)); end mahoa42; architecture Behavioral of mahoa42 is begin PROCESS(I) BEGIN CASE I IS WHEN "0001" => Q Q Q Q NULL; END CASE; END PROCESS; end Behavioral; 132 THIẾT KẾ MẠCH GIẢI MÃ LED ĐOẠN LOẠI ANODE CHUNG Kỹ thuật PLD ASIC Chương Thiết Kế mạch logic tổ hợp SPKT – Nguyễn Đình Phú Bài 3-4: Thiết kế mạch giải mã led đoạn loại anode chung Bước 1: Vẽ sơ đồ khối mạch: SEGMENT DECODE a b c d e f g I0 I1 I2 I3 Hình 3-4 Sơ đồ khối mạch GM led đoạn loại anode chung Bước 2: Lập bảng trạng thái: Số I3 tắt tắt tắt tắt tắt tắt Ngõ vào I2 I1 I0 g f e d c b a Soá hex 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 1 1 1 1 1 0 0 0 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 0 0 0 1 1 1 0 0 0 0 1 1 1 0 0 1 0 1 1 1 0 0 0 1 1 1 40 79 24 30 19 12 02 78 00 10 7F 7F 7F 7F 7F 7F 0 1 0 1 0 1 0 1 Ngõ Bảng 3-4 BTT mạch GM led đoạn anode chung Bước 3: Viết chương trình: Để đơn giản nên chương trình ngõ đặt tên theo dạng vector tên Y library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity giaima7doan is Port ( I : in STD_LOGIC_VECTOR (3 downto 0); Y : out STD_LOGIC_VECTOR (6 downto 0)); end giaima7doan; Kỹ thuật PLD ASIC 133 Chương Thiết Kế mạch logic tổ hợp SPKT – Nguyễn Đình Phú architecture Behavioral of giaima7doan is begin PROCESS (I) BEGIN CASE I IS when "0000" => Y Y Y Y Y Y Y Y Y Y Y Q Q Q Q NULL; END CASE; END PROCESS; end Behavioral; THIẾT KẾ MẠCH GIẢI ĐA HP Bài 3-6: Thiết kế mạch giải đa hợp ngõ vào, ngõ ra, ngõ lựa chọn Bước 1: Vẽ sơ đồ khối mạch: Kỹ thuật PLD ASIC 135 Chương Thiết Kế mạch logic tổ hợp SPKT – Nguyễn Đình Phú DEMUX4 Y0 Y1 Y2 Y3 I S1 S0 Hình 3-6 Sơ đồ khối mạch GĐH Bước 2: Lập bảng trạng thái: Ngõ vào I S1 S0 I 0 I I I 1 Ngoõ Y3 Y2 Y1 0 0 I I I 0 Y0 I 0 Bảng 3-6 BTT mạch GĐH Bước 3: Viết chương trình: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity GDH is Port ( I : in STD_LOGIC; S : in STD_LOGIC_VECTOR (1 downto 0); Q : out STD_LOGIC_VECTOR (3 downto 0)); end GDH; architecture Behavioral of GDH is begin PROCESS(I,S) BEGIN CASE S IS WHEN "00" => Q(0) Q(1) Q(2) Q(3) NULL; END CASE; 136 Kỹ thuật PLD ASIC Chương Thiết Kế mạch logic tổ hợp SPKT – Nguyễn Đình Phú END PROCESS; end Behavioral; IV CÂU HỎI ÔN TẬP VÀ BÀI TẬP Bài tập 3-1: Thiết kế mạch giải mã đường sang đường với ngõ tích cực mức thấp có tín hiệu cho phép E tích cực mức cao Bài tập 3-2: Thiết kế mạch giải mã đường sang đường với ngõ tích cực mức thấp có tín hiệu cho phép E1 tích cực mức cao, tín hiệu cho phép E2 tích cực mức thấp Bài tập 3-3: Thiết kế mạch giải mã bên có mạch giải mã đường sang đường với ngõ tích cực mức thấp Bài tập 3-4: Thiết kế mạch giải mã đường sang đường với ngõ tích cực mức thấp có tín hiệu cho phép E1 tích cực mức cao, tín hiệu cho phép E2 tích cực mức thấp Bài tập 3-5: Thiết kế mạch mã hoá đường sang đường với ngõ vào tích cực mức thấp Bài tập 3-6: Thiết kế mạch mã hoá đường sang đường với ngõ vào tích cực mức cao Bài tập 3-7: Thiết kế mạch giải mã led đoạn loại cathode chung Bài tập 3-8: Thiết kế mạch giải mã led đoạn loại giống IC 74247 Bài tập 3-9: Thiết kế mạch giải mã led đoạn loại giống IC 4511 Bài tập 3-10: Thiết kế mạch đa hợp ngõ vào, ngõ ngõ lựa chọn Bài tập 3-11: Thiết kế mạch đa hợp 16 ngõ vào, ngõ ngõ lựa chọn Bài tập 3-12: Thiết kế mạch giải đa hợp ngõ vào, ngõ ngõ lựa chọn Bài tập 3-13: Thiết kế mạch giải đa hợp ngõ vào, 16 ngõ ngõ lựa chọn Bài tập 3-14: Thiết kế mạch giải đa hợp giống IC 74151 Bài tập 3-15: Thiết kế mạch so sánh số bit A B có led hiển thị LEDLH, LEDBA, LEDNH Nếu A>B LEDLH sáng, A=B LEDBA sáng, A