BÁO CÁO TUẦN 4ĐỊNH THÌ FLIP-FLOPSetup and Hold time

BÁO CÁO TUẦN ĐỊNH THÌ FLIP-FLOP Setup and Hold time Là khoảng thời gian mà tín hiệu đầu vào Flip-Flop khơng thay đổi Vì tín hiệu Flip-Flop thay đổi từ 10 hay từ 01 lúc thay đổi qua vùng không xác định Nếu lúc xuất cạnh xung “Clock” đầu vào “bắt” không xác định Lúc ngõ Flip-Flop rơi vào trạng thái không xác định (gọi metastable) Nguyên nhân dẫn đến vi phạm setup hold time tín hiệu ngõ vào đường truyền bị suy hao rơi vào vùng không xác định mức hay mức  khơng phải ngun nhân yếu ??? Setup time : khoảng thời gian cần thiết mà tín hiệu đầu vào ổn định trước xuất xung “Clock” Hold time : thời gian cần thiết mà tín hiệu đầu vào khơng đổi sau có xung “Clock” Metastable : Nếu vị phạm setup time hold time trạng thái metastable xảy Ngõ Flip-Flop trạng thái không xác định ( mức hay mức 1), trạng thái xuất thời gian sau đạt mức ổn định Có nghĩa sau thời gian “undefined” “settles-down” hay Và yếu tố hay ngẫu nhiên trước Và thời gian xảy “metastable” kéo dài công nghệ nhà sản xuất Flip-Flop Như vậy, để tránh trường hợp xảy thiết kế mạch số ta cần phải lưu ý đến vấn đề thời gian (định thời ???) Ta xét ví dụ sau: • Vi phạm Setup Time: Tc: chu kì xung clock tpcq: thời gian từ xung clock đưa tín hiệu ngõ vào đến ngõ tpd : thời gian tính tốn mạch combination logic tskew: thời gian tín hiệu clock nằm vùng không xác định chuyển từ lên Như vậy, không muốn vi phạm setup time ta phải tính tốn thời gian tpcq cho sau ổn định không rơi vào vùng tsetup • Vi phạm Hold time : Phương pháp tránh “Metastable”: Ghép đệm/ cổng inverter Như đề cập trên, biên độ tín hiệu bị suy giảm đường truyền dẫn đến tình trạng rơi vào trạng thái không xác định (nằm mức 1) Phương pháp dùng đệm cổng đảo để phục hồi suy hao điện áp cho tín hiệu đường truyền • Ghép nối tiếp hai Flip-Flop với : Dựa vào đặc tính metastable ngõ Q không ổn định Sau thời gian trạng thái metastable lúc ngõ Q giữ ổn định mức hay mức Do đó, Flip-Flop thứ hai ngõ vào gần ổn định • o o • Nếu trường hợp xấu xảy Có nghĩa delay Clock từ FF1 đến FF2 với delay để chuyển tín hiệu khơng xác định từ ngõ vào FF1 đến ngõ FF1 FF2 bắt tín hiệu khơng xác định Như vậy, ghép thêm Flip-Flop nối tiếp an toàn sử dụng phương pháp Điều chỉnh vị trí ghi chèn clock gate: Việc sử dụng điều chỉnh vị trí ghi chèn clock gate tránh vi phạm setup time hold time số vi phạm vấn đề timing khác xảy (không đồng đường Clock tất Flip-Flop) nên không khuyến dụng cách MÃ GRAY Đối với chuỗi số tăng tuần tự, việc chuyển trạng thái hệ đếm nhị phân làm thay đổi nhiều bit từ sang ngược lại Ví dụ, có bit thay đổi chuyển từ 0011 đến 0100 Trong hệ thống thực tế, khơng có cách đảm bảo bit chuyển đổi lúc với nhau, hệ thống qua số trạng thái tạm thời không ổn định trước chuyển đến giá trị cuối Để tránh vấn đề người ta dùng mã Gray, hệ thống mã việc chuyển giá trị lân cận thay đổi giá trị bit Dựa vào đặc tính vậy, mã Gray sử dụng hiệu để rút gọn hàm logic tới mức tối giản dùng để tối thiểu hóa sai số Sơ đồ khối chuyển đổi mã Gray : Ta xét ví dụ sau : module GrayConverter ( bin,gray ); input [3:0] bin; output [3:0] gray; integer i; for(i=0; i