Thiết kế thử nghiệm bộ ghi dịch trên FPGA

TRƢỜNG ĐẠI HỌC LÂM NGHIÊP VIỆT NAM KHOA CƠ ĐIỆN VÀ CƠNG TRÌNH BỘ MƠN KỸ THUẬT ĐIỆN VÀ TỰ ĐỘNG HÓA KHÓA LUẬN TỐT NGHIỆP Tên đề tài: Thiết kế thử nghiệm ghi dịch FPGA Giảng viên hƣớng dẫn : ThS Lê Minh Đức Sinh viên thực : Phạm Đức Trí Mã sinh viên : 1351082080 Lớp : K58 - CNKTCĐT Khóa : 2013 - 2017 Hà Nội - năm 2017 LỜI MỞ ĐẦU Cùng với tiến khoa học công nghệ, thiết bị số tiếp tục đƣợc ứng dụng ngày rộng rãi mang lại hiệu cao hầu hết lĩnh vực kinh tế nhƣ đời sống xã hội Trong thực tế, ghi dịch đƣợc sử dụng rộng rãi để nhớ số liệu, chuyển số liệu song song thành nối tiếp, nối tiếp thành song song Bộ ghi dịch thành phần thiếu đƣợc CPU hệ vi xử lý, cổng vào có khả lập trình Ngồi ghi dịch cịn đƣợc dùng để tạo dãy tín hiệu nhị phân tuần hồn theo u cầu cho trƣớc Nhận thấy đƣợc khả ứng dụng rộng rãi ghi dịch nhiều lĩnh vực khoa học kĩ thuật nên em định chọn đề tài nghiên cứu khóa luận “Thiết kế thử nghiệm ghi dịch FPGA” Nội dung khóa luận bao gồm: chƣơng Chƣơng 1: Cơ sở lý thuyết ghi dịch Chƣơng 2: Hệ thống phát triển CIC-310 FPGA Chƣơng 3: Thiết kế ghi dịch FPGA Do hạn chế thời gian nhƣ khả nghiên cứu, nội dung khóa luận khơng tránh khỏi thiếu sót Vì vậy, em mong đƣợc bảo thầy cô để đề tài tốt nghiệp hoàn thiện Em xin chân thành cảm ơn thầy cô trƣờng Đại học Lâm nghiệp nói chung thầy khoa Cơ điện - Cơng trình nói riêng truyền dạy kinh nghiệm quý báu giúp đỡ em suốt trình học tập Đặc biệt, em xin gửi lời cảm ơn chân thành đến giảng viên ThS Lê Minh Đức ngƣời tận tình hƣớng dẫn em hồn thành đồ án tốt nghiệp Hà Nội, ngày… tháng … năm 2017 Sinh viên thực đề tài Phạm Đức Trí MỤC LỤC LỜI MỞ ĐẦU MỤC LỤC DANH MỤC CÁC TỪ VIẾT TẮT DANH MỤC CÁC BẢNG BIỂU DANH MỤC CÁC HÌNH VẼ CHƢƠNG 1: CƠ SỞ LÝ THUYẾT VỀ BỘ GHI DỊCH 1.1 Khái quát ghi dịch 1.1.1 Định nghĩa 1.1.2 Cấu tạo 1.1.3 Phân loại 1.2 Các ghi dịch 1.2.1 Bộ ghi dịch song song 1.2.2 Bộ ghi dịch nối tiếp 1.3 Trình tự thiết kế ghi dịch 1.3.1 Trình tự thiết kế 1.3.2 Thiết kế ghi dịch từ đồ hình trạng thái CHƢƠNG 2: HỆ THỐNG PHÁT TRIỂN CIC-310 VÀ FPGA 18 2.1 Hệ thống phát triển CIC 310 18 2.1.1 Bảng phát triển SN-PLDE2 18 2.1.2 Bảng thí nghiệm SN-PLDE3A 20 2.2 Cơ lập trình logic FPGA 28 2.2.1 Khái niệm 28 2.2.2 Ứng dụng 29 2.2.3 Phân loại 30 2.2.4 Quy trình thiết kế FPGA 30 2.3 Ngơn ngữ lập trình VHDL 32 2.3.1 Đối tƣợng VHDL 34 2.3.2 Kiểu liệu VHDL 34 2.3.3 Các phép toán VHDL 34 2.3.4 Các đơn vị thiết kế VHDL 35 2.3.5 Cấu trúc chung chƣơng trình mơ tả VHDL 35 2.3.6 Môi trƣờng kiểm tra testbench 36 2.3.7 Các cấu trúc lệnh song song 36 2.3.8 Các cấu trúc lệnh 37 CHƢƠNG 3: THIẾT KẾ BỘ GHI DỊCH TRÊN FPGA 38 3.1 Lập sơ đồ khối sơ đồ cấu trúc 38 3.1.1 Giới thiệu ghi SN74164 38 3.1.2 Chức chân ghi SN74164 38 3.1.3 Nguyên lý hoạt động 39 3.2 Thiết lập sơ đồ nguyên lý ghi dịch 40 3.3 Mô ghi dịch 45 KẾT LUẬN DANH MỤC TÀI LIỆU THAM KHẢO DANH MỤC CÁC TỪ VIẾT TẮT Từ viết tắt Từ đầy đủ Nội dung CLK Clock Xung nhịp CLR Clear Xóa xung CPLD Complex Programmable Logic Device Thiết bị logic lập trình bù DUT Device under test Thiết bị cần kiểm tra FF Flip-Flop Phần tử nhớ FPGA Field-programmable gate array GND Ground Điểm nối đất HDL Hardware Description Language Ngôn ngữ mô tả phần cứng LED Light Emitting Diode Diode phát quang LUT Look up table Bảng ánh xạ PAR Place and Route Định vị định tuyến kết nối PIPO Parallel Input/Parallel Output Vào song song/ra song song PISO Parallel Input/Serial Output Vào song song/ra nối tiếp RAM Random Access Memory Bộ nhớ truy cập ngẫu nhiên ROM Read-Only Memory Bộ nhớ đọc SIPO Serial Input/Parallel Output Vào nối tiếp/ra song song SISO Serial Input/Serial Output Vào nối tiếp/ra nối tiếp SRAM Stactic Random Access Memory VHDL Ma trận cổng lập trình đƣợc theo trƣờng Bộ nhớ truy xuất ngẫu nhiên tĩnh Very High Speed Intergrated Circuit Ngôn ngữ mô tả phần cứng cho Hardware Description Language mạch tích hợp tốc độ cao DANH MỤC CÁC BẢNG BIỂU Bảng 1.1: Bảng trạng thái ghi nối tiếp dịch phải Bảng 1.2: Bảng trạng thái ghi nối tiếp dịch trái có lối song song lối nối tiếp Bảng 2.1: Sơ đồ công tắc đầu vào Logic 21 Bảng 2.2: Sơ đồ chân cắm hiển thị LED Logic 22 Bảng 2.3: Sơ đồ chân cắm hiển thị phân đoạn chữ số 23 Bảng 2.4: Sơ đồ bố trí chân máy phát điện xung 24 Bảng 2.5: Sơ đồ bàn phím ma trận 25 Bảng 2.6: Sơ đồ chân cắm hiển thị 16 phân đoạn 26 Bảng 2.7: Sơ đồ chân cắm LED điểm chấm 5x7 27 Bảng 2.8: Sơ đồ chân cắm LCD 2021 28 Bảng 3.1: Bảng trạng thái 40 Bảng 3.2: Sơ đồ phân định chân cắm đầu vào/ra CIC-310 44 Bảng 3.3: Bảng trạng thái thứ 45 Bảng 3.4: Bảng trạng thái thứ 46 Bảng 3.5: Bảng trạng thái thứ 46 Bảng 3.6: Bảng trạng thái thứ 49 Bảng 3.7: Bảng trạng thái thứ 49 DANH MỤC CÁC HÌNH VẼ Hình 1.1: Thanh ghi dịch bit dùng D-FF Hình 1.2: Sơ đồ ghi dịch song song bit Hình 1.3: Bộ ghi nối tiếp dịch phải Hình 1.4: Ghi nối tiếp dịch trái có lối song song nối tiếp Hình 1.5: Bộ ghi nối tiếp dịch phải ghi song song Hình 1.6: Bộ ghi nối tiếp vừa dịch phải, vừa dịch trái Hình 1.7: Các bƣớc thiết kế ghi dịch Hình 1.8: Các cung biểu diễn thay đổi trạng thái từ Hình 1.9: Bộ đếm FF- = 11 Hình 1.10: Bảng Karnaugh đầu vào kích cho D-FF 12 Hình 1.11: Mạch thực D-FF 13 Hình 1.12: Bảng Karnaugh đầu vào kích cho T-FF 13 Hình 1.13: Mạch thực T-FF 14 Hình 1.14: Bảng Karnaugh đầu vào kích cho JK-FF 15 Hình 1.15: Mạch thực JK-FF 15 Hình 1.16: Bảng Karnaugh đầu vào kích cho RS-FF 16 Hình 1.17: Mạch thực RS-FF 17 Hình 2.1: Hệ thống phát triển CPLD/FPGA 18 Hình 2.2: Bảng mạch phát triển mạch SN-PLDE2 19 Hình 2.3: Bảng thí nghiệm SN-PLDE3A 20 Hình 2.4: Bộ chuyển mạch Logic S1-S3 21 Hình 2.5: Hiển thị LED Logic 22 Hình 2.6: Phân định chân cắm hiển thị phân đoạn 22 Hình 2.7: Mã vận hành hiển thị phân đoạn chữ số 24 Hình 2.8: Hiển thị 16 phân đoạn 26 Hình 2.9: Ổ cắm hiển thị 16 phân đoạn 26 Hình 2.10: Phân định chân cắm LED điểm chấm 5x7 27 Hình 2.11: Ổ cắm LED điểm chấm 5x7 JP22 chọn lọc điểm chấm JP24 27 Hình 2.12: Bộ kết nối LCD2021 28 Hình 2.13: Cấu trúc tổng thể FPGA 29 Hình 2.14: Khối logic FPGA 29 Hình 2.15: Lƣu đồ thiết kế FPGA 31 Hình 2.16: Cấu trúc mơ tả phần cứng đối tƣợng VHDL 36 Hình 2.17 Sơ đồ tổng quát chƣơng trình thử testbench 36 Hình 3.1: Sơ đồ chân ghi SN74164 38 Hình 3.2: Sơ đồ khối ghi SN74164 39 Hình 3.3: Tạo file thiết kế 41 Hình 3.4: Lấy linh kiện 41 Hình 3.5: Sơ đồ nguyên lý ghi SN74164 42 Hình 3.6: Hộp thoại thiết bị 42 Hình 3.7: Hộp thoại lựa chọn loại thiết bị 43 Hình 3.8: Hộp thoại lựa chọn tốc độ biên dịch 43 Hình 3.9: Biên dịch kiểm tra lỗi thiết kế 44 Hình 3.10: Phân định chân cắm MAX+plus II 45 Hình 3.11: Trạng thái đầu vào/ra trƣờng hợp thứ 45 Hình 3.12: Trạng thái đầu vào/ra trƣờng hợp thứ 46 Hình 3.13: Trạng thái đầu vào trƣờng hợp thứ 47 Hình 3.14: Trạng thái đầu có xung CLK thứ 47 Hình 3.15: Trạng thái đầu có xung CLK thứ 47 Hình 3.16: Trạng thái đầu có xung CLK thứ 47 Hình 3.17: Trạng thái đầu có xung CLK thứ 48 Hình 3.18: Trạng thái đầu có xung CLK thứ 48 Hình 3.19: Trạng thái đầu có xung CLK thứ 48 Hình 3.20: Trạng thái đầu có xung CLK thứ 48 Hình 3.21: Trạng thái đầu có xung CLK thứ 49 Hình 3.22: Trạng thái đầu vào/ra trƣờng hợp thứ CIC-310 49 Hình 3.23: Trạng thái đầu vào/ra trƣờng hợp thứ CIC-310 50 CHƢƠNG CƠ SỞ LÝ THUYẾT VỀ BỘ GHI DỊCH Mạch số mạch dùng để xử lý tín hiệu số Tín hiệu số tín hiệu có biên độ biến thiên khơng liên tục theo thời gian hay cịn gọi tín hiệu rời rạc, đƣợc biểu diễn dƣới dạng xung với mức điện cao thấp mà tƣơng ứng với hai mức điện hai mức mạch số Mạch số đƣợc chia làm loại: + Mạch tổ hợp (Combinational Circuits) mạch mà trạng thái tín hiệu đầu thời điểm xác định phụ thuộc vào trạng thái tín hiệu đầu vào thời điểm Các phần tử để xây dựng nên hệ tổ hợp phần tử AND, OR, NOT + Mạch dãy – Mạch (Sequential Circuits) mạch có trạng thái tín hiệu đầu phụ thuộc khơng vào trạng thái tín hiệu đầu vào mà cịn phụ thuộc vào trạng thái mạch, nghĩa mạch có lƣu trữ nhớ trạng thái Để xây dựng mạch dãy ngoài, mạch tổ hợp nhƣ AND, OR, NOT cịn cần phải có phần tử Flip-Flop Trong mạch lại đƣợc chia làm loại đếm ghi dịch Nội dung dƣới trình bày lý thuyết ghi dịch 1.1 Khái quát ghi dịch 1.1.1 Định nghĩa Bộ ghi dịch (còn gọi ghi dịch) đƣợc cấu tạo từ dãy phần tử nhớ đƣợc mắc liên tiếp với số cổng logic hỗ trợ Nó có khả ghi (nhớ) số liệu dịch thông tin Muốn ghi truyền từ nhị phân n bit cần n phần tử nhớ (n Flip-Flop) Trong ghi dịch thƣờng dùng Flip-Flop (FF) đồng nhƣ RS-FF, T-FF, JKFF, D-FF Bộ ghi dịch đƣợc sử dụng rộng rãi để nhớ số liệu, chuyển số liệu song song thành nối tiếp ngƣợc lại Bộ ghi dịch thành phần thiếu đƣợc CPU hệ thống xử lý, cổng vào/ra có khả lập trình Bộ ghi dịch cịn đƣợc dùng để thiết kế đếm, tạo dãy tín hiệu nhị phân tuần hồn Các ghi dịch đƣợc thiết kế cách sử dụng FF rời rạc đƣợc tích hợp chip 1.1.2 Cấu tạo Bộ ghi dịch gồm dãy phần tử nhớ đơn bit (FF) đƣợc mắc liên tiếp Các FF sử dụng ghi thƣờng D-FF loại khác nhƣng mắc theo kiểu D để tạo thành ghi dịch Để ghi n bit thông tin ngƣời ta sử dụng n FF, đầu FF đƣợc mắc tới đầu vào FF Hình 1.1: Thanh ghi dịch bit dùng D-FF Thông tin đƣợc nạp vào ghi dịch bit đƣợc đồng với xung nhịp 1.1.3 Phân loại a) Dựa vào tín hiệu vào/ra: - Vào nối tiếp/ra song song - SIPO (Serial Input/Parallel Output): Thông tin đƣợc đƣa vào ghi dịch bit một, số liệu đƣợc đƣa đồng thời tức tất n FF ghi dịch đƣợc đọc lúc - Vào song song/ra song song - PIPO (Parallel Input/Parallel Output): Thông tin đƣợc đƣa vào lấy đồng thời n FF - Vào nối tiếp/ra nối tiếp - SISO (Serial Input/Serial Output): Thông tin đƣợc đƣa vào lấy bit - Vào song song/ra nối tiếp – PISO (Parallel Input/Serial Output): Thông tin đƣợc đƣa vào đồng thời n FF, lấy bit dƣới điều khiển xung nhịp b) Hướng dịch liệu: - Dịch trái - Dịch phải - Vừa dời phải vừa dời trái - Dịch vòng CHƢƠNG THIẾT KẾ BỘ GHI DỊCH TRÊN FPGA Một ghi dịch chuyển nhóm mạch lật ghép tầng “ cascaded flip-flops” Mỗi đầu mạch lật đƣợc kết nối để đầu vào mạch lật sau xung đồng hồ thông thƣờng đƣợc áp dụng để tất mạch lật, đồng hồ đồng chúng Thanh ghi dịch chuyển đƣợc sử dụng rộng rãi loạt ứng dụng nhƣ truyền liệu nối tiếp nối tiếp đến song song song song đến nối tiếp chuyển đổi liệu hoạt động thay đổi số học phép nhân phép chia 3.1 Lập sơ đồ khối sơ đồ cấu trúc 3.1.1 Giới thiệu ghi SN74164 SN74164 ghi dịch bit vào nối tiếp song song (Serial-in Parallel-out), làm việc tần số cao nhờ sử dụng Diode Schottky bên Dữ liệu nối tiếp nhập vào thông qua cổng AND ngõ vào, việc nhập đồng với cạnh lên xung CLK Chân Clear (CLR) tác động không đồng với xung CLK, chân tác động ghi dịch bị xóa, tất ngõ bị kéo xuống mức thấp 3.1.2 Chức chân ghi SN74164 Thanh ghi 74164 có sơ đồ chân nhƣ sau: Hình 3.1: Sơ đồ chân ghi SN74164 Vcc, GND: Dùng cấp nguồn cho IC hoạt động Vcc đƣợc nối đến cực dƣơng nguồn, GND đƣợc nối đến cực âm nguồn 38 A, B: Ngõ vào liệu nối tiếp ghi SN74164, hai ngõ vào cổng AND ngõ vào Dữ liệu muốn đến đƣợc FF để bắt đầu trình ghi dịch phải qua cổng AND ngõ vào CLK: Chân nhận xung clock (tác động cạnh lên) Dữ liệu hai ngõ vào A, B đƣợc đƣa đến ngõ (đồng thời liệu ngõ lại dịch phải bit) đồng với xung đƣa vào chân Điều có nghĩa IC thực việc ghi dịch có cạnh lên xung CLK tác động CLR: Chân reset IC, chân tác động mức thấp Khi chân CLR mức logic cao IC đƣợc phép hoạt động bình thƣờng, nhƣng chân đƣợc đƣa xuống mức logic thấp IC bị reset (tất ngõ bị kéo xuống mức logic thấp) Việc reset không đồng xung CLK đƣa vào IC, nghĩa trạng thái xung CLK (dù mức logic cao hay thấp chuyển trạng thái) ta thực đƣợc việc reset IC cách hạ chân CLR xuống mức thấp QA ~ QH: Các ngõ song song IC 3.1.3 Nguyên lý hoạt động a) Sơ đồ khối b) Biểu đồ trạng thái Hình 3.2: Sơ đồ khối ghi SN74164 39 Đầu vào để ghi dịch chuyển đƣợc đƣờng “singlerail or double-rail” đầu vào hai đƣờng “double-rail” JK RS Khi có xung CLK tác động vào chân CLR liệu ngõ vào (A, B) đƣợc dịch đến ngõ QA, trạng thái logic tất ngõ khác không thay đổi Khi xung CLK thứ hai tác động liệu từ ngõ QA dịch đến ngõ thứ hai QB, liệu từ ngõ vào đƣợc dịch đến ngõ đầu tiên, trạng thái logic tất ngõ cịn lại khơng đổi Quá trình diễn tƣơng tự xung thứ tác động liệu đƣợc dịch đến ngõ cuối QH Dữ liệu ngõ vào dịch đến ngõ QA, liệu từ QA dịch sang QB,… Nhƣ liệu đƣa vào nối tiếp đƣợc đƣa song song ngõ sau xung CLK tác động Khi có xung thứ tác động liệu từ ngõ vào đƣợc chuyển đến ngõ đầu tiên, trạng thái logic ngõ khác đƣợc dịch phải bit, trạng thái logic ngõ cuối tự động biến Bảng 3.1: Bảng trạng thái Inputs Outputs ̅̅̅̅̅̅̅̅ Clock A B QA QB L x x x L L L H L x x QA0 QB0 QH0 H ↑ H H H QAn QGn H ↑ L x L QAn QGn L QAn QGn H ↑ x L 3.2 Thiết lập sơ đồ nguyên lý ghi dịch … QH Để thiết lập sơ đồ nguyên lý ta thực phần mềm MAX+plus II: Bước 1: Tạo file thiết kế + Khởi động MAX+plus II, mở menu File chọn thƣ mục Projecct\Name Trong hộp thoại Directories chọn thƣ mục cần lƣu thiết kế Tiếp theo hộp thoại Project Name nhập tên đề tài nhấn OK (nhƣ hình 3.3-a) + Chọn thƣ mục New từ menu File cửa sổ lên chọn định dạng soạn thảo Graphic Editor file sau bấm OK (nhƣ hình 3.3-b) 40 a) Cửa sổ Projecct Name b) Cửa sổ New Hình 3.3: Tạo file thiết kế Bước 2: Lấy linh kiện thiết kế Trong cửa sổ Graphic Editor nhấp đúp vào khoảng trống để mở cửa sổ chọn thƣ mục chứa linh kiện Tại mục Symbol Libraries chọn theo đƣờng dẫn c:\maxplus2\max2lib\mf Sau đó, phía dƣới mục Symbol File tìm linh kiện có tên 74164 nhấn chọn bấm OK (nhƣ hình 3.4-a) Linh kiện đƣợc chọn hiển thị cửa sổ thiết kế nhƣ hình 3.4-b a) Cửa sổ lựa chọn linh kiện Enter Symbol b) Hiển thị linh kiện lên cửa sổ Hình 3.4: Lấy linh kiện Bước 3: Tạo đầu vào/ra Để lấy đầu vào đầu cho linh kiện, nhấp đúp vào khoảng trống hình để mở cửa sổ Enter Symbol, từ hộp thoại Symbol Libraries chọn c:\maxplus2\max2lib\prim, hộp thoại Symbol File chọn input (output) bấm OK để lấy đầu vào (ra) cho thiết kế 41 Bước 4: Nối dây Đƣa chuột tới chân linh kiện đến chân trỏ xuất dấu cộng nhấn giữ chuột trái kéo tới điểm cần nối nhả chuột Bước 5: Đổi tên đầu vào/ra Nhấp đúp vào biểu tƣợng PIN_NAME để thay đổi tên chân đầu vào/ra đƣợc kết nhƣ hình 3.5 Hình 3.5: Sơ đồ nguyên lý ghi SN74164 Bước 6: Chọn thiết bị lựa chọn loại thiết bị + Từ menu Assign chọn Device, cửa sổ mở nhƣ hình Chọn FLEX8000 cho nhóm thiết bị EPF8282ALC 84-4 cho loại thiết bị bấm OK (hiển thị nhƣ hình 3.6) Hình 3.6: Hộp thoại thiết bị + Chọn thƣ mục Global Project Device Options từ menu Assign để mở cửa sổ Tiếp theo chọn thƣ mục Passive Serial hộp thoại Configuration xóa tất danh mục đƣợc đánh dấu X Reserve môi trƣờng Tri-State Sau nhấn OK (hiển thị nhƣ hình 3.7) 42 Hình 3.7: Hộp thoại lựa chọn loại thiết bị Bước 7: Chọn tốc độ biên dịch Vào thƣ mục Global Logic Synthesis từ menu Assign để mở hộp thoại Global Project Logic Synthesis nhƣ hình Chọn FAST hộp thoại Global Project Synthesis Style nhấn nút OK (trình bày nhƣ hình 3.8) Hình 3.8: Hộp thoại lựa chọn tốc độ biên dịch Bước 8: Lƣu giữ kiểm tra thiết kế Từ menu File chọn thƣ mục Project Save & Check để kiểm tra lƣu giữ thiết kế Cửa sổ Complier đƣợc hiển thị nhƣ hình 3.9-a, báo khơng có lỗi tiếp tục bấm OK bấm Start chạy kiểm tra nhƣ hình 3.9-b 43 a) Cửa sổ kiểm tra lưu trữ thiết kế b) Cửa sổ biên dịch Hình 3.9: Biên dịch kiểm tra lỗi thiết kế Bước 9: Phân định chân cắm cho thiết bị Vào trình đơn MAX+plus II chọn thƣ mục Floorplan Editor Chọn thƣ mục Device View từ menu Layout Tƣơng tự chọn Current Assignments Floorplan menu Layout Tiếp theo kéo thả chân vào ô tƣơng ứng dựa theo bảng phân định chân cắm đầu vào/ra bảng 3.2 để đƣợc nhƣ hình 3.10: Bảng 3.2: Sơ đồ phân định chân cắm đầu vào/ra CIC-310 Tên đầu FPGA Đầu Công tắc thị vào/ra Đầu vào LED hiển Máy phát Hiển thị xung phân đoạn A (SA) P02 D2 S1-2 B (SB) P01 D1 S1-1 CLEAR P06 D5 S1-5 CLOCK P81 QA P55 D17 SA3 QB P56 D18 SB3 QC P57 D19 SC3 QD P58 D20 SD3 QE P60 D21 SE3 QF P61 D22 SF3 QG P62 D23 SG3 QH P63 D24 SP3 SWP-1 44 Hình 3.10: Phân định chân cắm MAX+plus II 3.3 Mô ghi dịch - Mô trƣờng hợp thứ nhất: Bảng 3.3: Bảng trạng thái thứ Đầu vào Đầu Tên A (SA) B (SB) CLEAR CLOCK FPGA P02 P01 P06 P81 Trạng thái 0 Tên QA QB QC QD QE QF QG QH FPGA P55 P56 P57 P58 P60 P61 P62 P63 SA3 SB3 SC3 SD3 SE3 SF3 SG3 SP3 0 0 0 Hiển thị phân đoạnthái Trạng a) LED đầu vào 0 b) Hiển thị phân c) LED đầu Hình 3.11: Trạng tháiđoạn đầu vào/ra trƣờng hợp thứ - Mô trƣờng hợp thứ 2: 45 Bảng 3.4: Bảng trạng thái thứ Đầu vào Đầu Tên A (SA) B (SB) CLEAR CLOCK FPGA P02 P01 P06 P81 Trạng thái 1 Tên QA QB QC QD QE QF QG QH FPGA P55 P56 P57 P58 P60 P61 P62 P63 Hiển thị phân SA3 SB3 SC3 SD3 SE3 SF3 SG3 SP3 đoạnthái Trạng 0 0 0 0 a) LED đầu b) Hiển thị phân c) LED đầu Hình 3.12: Trạngđoạn thái đầu vào/ra trƣờng hợp thứ - Mô trƣờng hợp thứ 3: Bảng 3.5: Bảng trạng thái thứ Đầu vào Đầu Tên A (SA) B (SB) CLEAR CLOCK FPGA P02 P01 P06 P81 Trạng thái 1 1 Tên QA QB QC QD QE QF QG QH FPGA P55 P56 P57 P58 P60 P61 P62 P63 Hiển thị phân đoạn SA3 SB3 SC3 SD3 SE3 SF3 SG3 SP3 Trạng thái thứ 0 0 0 Trạng thái thứ 1 0 0 0 Trạng thái thứ 1 0 0 Trạng thái thứ 1 1 0 0 Trạng thái thứ 1 1 0 Trạng thái thứ 1 1 1 0 Trạng thái thứ 1 1 1 Trạng thái thứ 1 1 1 1 46 Hình 3.13: Trạng thái đầu vào trƣờng hợp thứ + Trƣờng hợp đƣa xung CLK vào lần thứ nhất: a) Hiển thị phân đoạn b) LED đầu Hình 3.14: Trạng thái đầu có xung CLK thứ + Trƣờng hợp đƣa xung CLK vào lần thứ 2: a) Hiển thị phân đoạn b) LED đầu Hình 3.15: Trạng thái đầu có xung CLK thứ + Trƣờng hợp đƣa xung CLK vào lần thứ 3: a) Hiển thị phân đoạn b)LED đầu Hình 3.16: Trạng thái đầu có xung CLK thứ 47 + Trƣờng hợp đƣa xung CLK vào lần thứ 4: a) Hiển thị phân đoạn b) LED đầu Hình 3.17: Trạng thái đầu có xung CLK thứ + Trƣờng hợp đƣa xung CLK vào lần thứ 5: a) Hiển thị phân đoạn b) LED đầu Hình 3.18: Trạng thái đầu có xung CLK thứ + Trƣờng hợp đƣa xung CLK vào lần thứ 6: a) Hiển thị phân đoạn b) LED đầu Hình 3.19: Trạng thái đầu có xung CLK thứ + Trƣờng hợp đƣa xung CLK vào lần thứ 7: a) Hiển thị phân đoạn b) LED đầu Hình 3.20: Trạng thái đầu có xung CLK thứ 48 + Trƣờng hợp đƣa xung CLK vào lần thứ 8: a) Hiển thị phân đoạn b) LED đầu Hình 3.21: Trạng thái đầu có xung CLK thứ - Mơ trƣờng hợp thứ 4: Bảng 3.6: Bảng trạng thái thứ Đầu vào Đầu A (SA) P02 Tên FPGA Trạng thái Tên FPGA Hiển thị phân đoạn Trạng thái a) LED đầu vào B (SB) P01 CLEAR P06 CLOCK P81 QA P55 SA3 QB P56 SB3 QC P57 SC3 QD P58 SD3 QE P60 SE3 QF P61 SF3 QG P62 SG3 QH P63 SP3 0 0 0 0 b) Hiển thị phân c) LED đầu đoạnvào/ra trƣờng hợp thứ CIC-310 Hình 3.22: Trạng thái đầu - Mơ trƣờng hợp thứ 5: Bảng 3.7: Bảng trạng thái thứ Đầu vào Đầu Tên FPGA Trạng thái Tên FPGA A (SA) P02 QA QB P55 P56 B (SB) P01 QC QD P57 P58 CLEAR P06 QE QF P60 P61 CLOCK P81 QG QH P62 P63 Hiển thị phân đoạn Trạng thái SA3 SB3 SC3 SD3 SE3 SF3 SG3 SP3 0 0 0 0 49 a) LED đầu vào b) Hiển thị phân c) LED đầu đoạn Hình 3.23: Trạng thái đầu vào/ra trƣờng hợp thứ CIC-310  Nhận xét: Sau tiến hành thực mô thiết kế ghi SN74164 hệ thống phát triển CIC-310 thu đƣợc kết hoàn toàn với lý thuyết 50 KẾT LUẬN Sau ba tháng nghiên cứu thực hiện, hoàn thành tốt mục tiêu đề thiết kế đƣợc ghi dịch FPGA thực việc thử nghiệm hệ thống phát triển CIC-310  Những kết đạt đƣợc: + Nắm đƣợc bƣớc trình thiết kế IC + Hiểu rõ hệ thống phát triển CIC-310 + Nắm bắt đƣợc công nghệ FPGA ngôn ngữ lập trình VHDL + Vận dụng đƣợc kiến thức học mạch số thiết kế hoàn chỉnh ghi dịch mô thành công  Những hạn chế tồn tại: + Thời gian thực ngắn nên chƣa nghiên cứu sâu ghi dịch khác + Phƣơng pháp thực tốn + Trình độ kinh nghiệm thực tế cịn hạn chế nên chƣa thể phát triển đề tài tốt DANH MỤC TÀI LIỆU THAM KHẢO Nguyễn Thúy Vân (2004), Kỹ thuật số, NXB Khoa học kỹ thuật Nguyễn Kim Giao (2006), Kỹ thuật điện tử số, NXB Đại học Quốc gia Hà Nội Lý Thanh Thuận (2000), Sổ tay lập trình VHDL, Tài liệu mạng ThS.Trần Thị Thúy Hà (2006), Điện tử số, Học viện cơng nghệ Bƣu viễn thơng, tài liệu lƣu hành nội Học viện kỹ thuật quân sự, Thiết kế Logic số (2011), tài liệu lƣu hành nội Sử dụng Max+plus II mô mạch logic trƣớc chế tạo Xây dựng hệ thống số hoàn chỉnh cụ thể ... Trình tự thiết kế ghi dịch 1.3.1 Trình tự thiết kế Quá trình thiết kế ghi dịch đƣợc mơ tả nhƣ lƣu đồ hình 1.7: Hình 1.7: Các bƣớc thiết kế ghi dịch a) Bài toán ban đầu Nhiệm vụ thiết kế đƣợc mô... dịch song song 1.2.2 Bộ ghi dịch nối tiếp 1.3 Trình tự thiết kế ghi dịch 1.3.1 Trình tự thiết kế 1.3.2 Thiết kế ghi dịch từ đồ hình trạng thái ... rãi ghi dịch nhiều lĩnh vực khoa học kĩ thuật nên em định chọn đề tài nghiên cứu khóa luận ? ?Thiết kế thử nghiệm ghi dịch FPGA? ?? Nội dung khóa luận bao gồm: chƣơng Chƣơng 1: Cơ sở lý thuyết ghi dịch