Thiết kế các bộ tổng hợp tần số trên FPGA

ĐẠI HỌC LÂM NGHIỆP VIỆT NAM KHOA CƠ ĐIỆN VÀ CƠNG TRÌNH BỘ MƠN KỸ THUẬT ĐIỆN VÀ TỰ ĐỘNG HĨA KHỐ LUẬN TỐT NGHIỆP Tên đề tài: Thiết kế tổng hợp tần số FPGA Giảng viên hƣớng dẫn : Th.S Lê Minh Đức Sinh viên thực : Nông Minh Hải Mã Sinh Viên : 1351082125 Lớp : K58_CĐT Khoá : 58 Hà Nội - năm 2017 LỜI NÓI ĐẦU Cùng với tiến khoa học công nghệ, thiết bị số tiếp tục đƣợc ứng dụng ngày rộng rãi mang lại hiệu cao hầu hết lĩnh vực kinh tế nhƣ đời sống xã hội Để thực mục tiêu trọng tâm đƣa giải pháp kĩ thuật để tăng tốc độ thiết lập tần số, nhớ tần số, qua phân tích phƣơng pháp tổng hợp tần số.Để đạt đƣợc mục tiêu tạo tần số có độ xác cao, độ ổn định đảm bảo yêu cầu đặt cần chọn phƣơng pháp thích hợp Nhận thấy đƣợc khả ứng dụng rộng rãi tổng hợp tần số nhiều lĩnh vực khoa học kĩ thuật nên em định chọn đề tài nghiên cứu khóa luận “Thiết kế tổng hợp tần số FPGA” Nội dung khóa luận bao gồm: chƣơng: Chƣơng 1: Cơ sở lý thuyết tổng hợp tần số Chƣơng 2: Hệ thống phát triển CIC-310 FPGA Chƣơng 3: Thiết kế tổng hợp tần số FPGA Do hạn chế thời gian nhƣ khả nghiên cứu, đồ án không tránh khỏi thiếu sót Vì vậy, em mong đƣợc bảo thầy cô để đề tài tốt nghiệp hoàn thiện Em xin chân thành cảm ơn thầy trƣờng Đại học Lâm nghiệp nói chung thầy cô khoa Cơ điện - Công trình nói riêng truyền dạy kinh nghiệm q báu giúp đỡ em suốt trình học tập Đặc biệt, em xin gửi lời cảm ơn chân thành đến thầy Lê Minh Đức ngƣời tận tình hƣớng dẫn em hoàn thành đồ án tốt nghiệp Hà Nội, ngày 09 tháng 05 năm 2017 Sinh viên thực (Họ tên) Nông Minh Hải NHẬN XÉT (Của giảng viên hƣớng dẫn) Họ tên sinh viên: Nông Minh Hải Mã Sinh viên: 1351082125 Lớp: K58_CĐT Sinh viên Nơng Minh Hải hồn thành báo cáo khóa luận tốt nghiệp theo quy định theo tiến độ kế hoạch Bộ môn Khoa đề - Về nội dung: Báo cáo khóa luận gồm chƣơng: Chƣơng 1: Cơ sở lý thuyết tổng hợp tần số Chƣơng 2: Hệ thống phát triển CIC-310 FPGA Chƣơng 3:Thiết kế tổng hợp tần số FPGA Nội dung báo cáo khóa luận hợp lý, đầy đủ bảng biểu, hình vẽ minh họa, bố cục chặt chẽ, trình bày theo mẫu quy định Đã có vận dụng, tổng hợp kiến thức mơn học chun ngành q trình thực khóa luận Về hoàn thành đƣợc mục tiêu khóa luận đề nghiên cứu, tìm hiểu cơng nghệ FPGA phần mềm MAX + Plus II thiết kế, lập trình mạch logic Đề tài khóa luận khơng có ứng dụng tốt thực tiễn thiết kế mạch mà cịn cơng cụ giảng dạy học tập có tính trực quan - Về ý thức: Trong thời gian thực khóa luận tốt nghiệp, sinh viên Nguyễn Văn Sáng chấp hành nghiêm túc lịch trình làm việc; chủ động việc sƣu tầm, tìm hiểu tài liệu thực nội dung khóa luận; có liên hệ thƣờng xuyên với giáo viên hƣớng dẫn để trao đổi nội dung khóa luận Kết luận: Đồng ý cho sinh viên Nông Minh Hải nộp báo cáo khóa luận bảo vệ khóa luận tốt nghiệp Hà Nội, ngày…… tháng……năm ……… Giảng viên hƣớng dẫn ThS Lê Minh Đức NHẬN XÉT (Của giảng viên phản biện) GIẢNG VIÊN PHẢN BIỆN (Chữ ký, họ tên) MỤC LỤC LỜI NỚI ĐẦU MỤC LỤC DANH SÁCH CÁC BẢNG, HÌNH VẼ CHƢƠNG 1: CƠ SỞ LÝ THYẾT VỀ BỘ TỔNG HỢP TẦN SỐ 1.1 Khái quát tổng hợp tần số 1.1.1 Khái niệm 1.1.2 Phân loại phƣơng pháp tổng hợp tần số 1.1.3 Các yêu cầu kỹ thuật tổng hợp tần số 1.2 Các mạch sử dụng tổng hợp tần số 1.2.1 Mạch cộng 1.2.2 Mạch trừ 1.2.3 Mạch nhân 1.2.4 Mạch chia 1.3 Các phƣơng pháp tông hợp tần số 1.3.1 Tổng hợp tần số trực tiếp 1.3.2 Tổng hợp gián tiếp 13 CHƢƠNG 2: HỆ THỐNG PHÁT TRIỂN CIC-310 VÀ FPGA 19 2.1 Hệ thống phát triển CIC-310 19 2.1.1 Bảng phát triển mạch SN-PLDE2 19 2.1.2 Bảng thí nghiệm SN-PLDE3A 21 2.2 Cơ lập trình logic FPGA 29 2.2.1 Khái niệm FPGA 29 2.2.2 Các bƣớc thiết kế FPGA 31 2.3 Ngôn ngữ mô tả phần cứng VHDL 32 2.3.1 Giới thiệu chung 32 2.3.2 Cấu trúc ngôn ngữ VHDL 33 2.4 Sử dụng phần mềm MAX Plus II 37 2.4.1 Cài đặt phần mềm 37 2.4.2 Trình tự tạo Project phần mềm MAX Plus II 37 CHƢƠNG 3: THIẾT KẾ BỘ TỔNG HỢP TẦN SỐ TRÊN FPGA 39 3.1 Sơ đồ khối, sơ đồ cấu trúc 39 3.11 Sơ đồ khối 39 3.1.2 Sơ đồ cấu trúc 41 3.2 Sơ đồ nguyên lý tổng hợp tần số 42 3.3 Mô tổng hợp tần số 43 KẾT LUẬN TÀI LIÊU THAM KHẢO DANH MỤC CÁC BẢNG, HÌNH VẼ Bảng 1.1 Bảng thật mạch cộng toàn phần Bảng 1.2 Bảng thật mạch trừ toàn phần Bảng 1.3 Tần số tuyến tƣơng ứng với đảo mạch chọn tần số 13 Hình 1.1 Mạch cộng bán phần Hình 1.2 Sơ đồ mạch cộng toàn phần Hình 1.3 Sơ đồ mạch trừ bán phần Hình 1.4 Sơ đồ cấu tạo mạch trừ có số nhớ Hình 1.5 Sơ đồ mạch trừ nhiều bit Hình 1.6 Sơ đồ mạch cộng trừ nhiều số bit Hình 1.7 Mạch cộng trừ theo kiểu mắc nối tiếp Hình 1.8 Sơ đồ mạch nhân Hình 1.9 Sơ đồ mạch nhân dùng IC cộng bit Hình 1.10 Sơ đồ mạch nhân nối tiếp – song song đơn giản Hình 1.11 Sơ đồ mạch không sử dụng mạch cộng nhiều bit Hinh 1.12 Sơ đồ mạch cộng mạch trễ có số nhớ Hình 1.13 Sơ đồ mạch thực toán nhân Hình 1.14 Sơ đồ tóm tắt giả thuật thực toán chia Hình 1.15 Tổng hợp tần số trực tiếp dùng nhiều dao động chuẩn 10 Hình 1.16 Sơ đồ lọc bù trừ 11 Hình 1.17 Sơ đồ cấu trúc tạo mạng tần số phƣơng pháp tổng hợp trực tiếp 12 Hình 1.19 Bộ chia có điều khiển trƣớc chia biến đổi 15 Hình 1.20 Giản đồ thời gian chia có điều khiển trƣớc chia biến đổi 16 Hình 1.21 Sơ đồ TĐF hai vòng 18 Hình 2.1 Sơ đồ khối hệ thống phát triển CIC-310 19 Hình 2.2 Bảng phát triển mạch SN-PLDE2 20 Hình 2.3 Bảng thí nghiệm SN-PLDE3A 22 Hình 2.4 Mạch cơng tắc đầu vào Logic S1, S2, S3 23 Hình 2.5 Hiển thị Led Logic 23 Hình 2.6 Phân định chân cắm hiển thị phân đoạn 23 Hình 2.7 Mã song song 24 Hình 2.8 Mã nối tiếp 25 Hình 2.10 Hiển thị 16 phân đoạn 27 Hình 2.11 Ổ cắm hiển thị 16 phân đoạn 27 Hình 2.12 Phân định chân cắm LED chấm 5x7 28 Hình 2.13 Ổ cắm LED chấm 5x7 JP22 chọn lọc điểm chấm JP24 28 Hình 2.14 Bộ kết nối LCD 2021 29 Hình 2.15 Kiến trúc chung FPGA 29 Hình 2.16 Cấu trúc cell logic đơn giản 30 Hình 2.17 Cấu trúc mô tả phần cứng đối tƣợng VHDL 37 Hình 3.1 Sơ đồ khối tổng hợp tần số 16-bit 39 Hình 3.2 Sơ đồ cấu trúc máy phát tín hiệu tƣơng tự sử dụng kỹ thuật tổng hợp tần số 41 Hình 3.3 Sơ đồ nguyên lý tổng hợp tần số 16-bit.(freqsyn.tdf) 42 Hình 3.4 Các đầu vào từ P01 đến P09 mức 43 Hình 3.5 Đèn P55 sáng nhƣng không nháy 44 Hình 3.6 Đầu vào P34 mức 44 Hình 3.7 Đèn P55 sáng nháy chậm 45 Hình3.8 Các đầu vào từ P34 đến P40 45 Hình 3.9 Đèn P55 sáng nháy với tần số nhanh 45 CHƢƠNG CƠ SỞ LÝ THYẾT VỀ BỘ TỔNG HỢP TẦN SỐ 1.1 Khái quát tổng hợp tần số 1.1.1 Khái niệm Bộ tổng hợp tần số thiết bị có khả tạo số lƣợng lớn tần số xác từ tần số chuẩn Thuật ngữ tổng hợp tần số (frequency synthesizer) đƣợc Finden sử dụng lần cho việc tạo tần số hài tần số chuẩn Các tiến gần việc thiết kế mạch tích hợp cho phép phát triển tổng hợp tần số rẻ tiền, nhờ áp dụng chúng hầu hết máy thu phát thông tin 1.1.2 Phân loại phương pháp tổng hợp tần số Có nhiều cách phân loại tổng hợp tần số dựa theo nhiều tiêu chí khác nhau, nhƣng thơng dụng phân chia tổng hợp tần số thành ba loại sau: - Tổng hợp tần số trực tiếp - Tổng hợp tần số gián tiếp - Tổng hợp tần số số trực tiếp Phƣơng pháp lâu đời đƣợc mô tả lần đàu tiên Finden, đƣợc gọi tổng hợp tần số trực tiếp, bao gồm trộn, nhân tần, chia tần lọc thơng dài Sau đó, hầu hết ứng dụng, tổng hợp tần số trực tiếp đƣợc thay tổng hợp tần số gián tiếp (kết hợp), sử dụng mạch vịng khóa pha PLL tƣơng tự thay PLL số Phƣơng pháp tổng hợp tần số nhât tổng hợp tần số số trực tiếp, sử dụng máy tính số biến đổi số - tƣơng tự (DAC) để tạo tín hiệu Mỗi phƣơng pháp tổng hợp tần số có ƣu nhƣợc điểm riêng, cần thiết phải kết hợp ba phƣơng pháp thiết kế tổng hợp tần số 1.1.3 Các yêu cầu kỹ thuật tổng hợp tần số - Làm việc dải tần rộng thảo mãn đƣợc yêu cầu đề với số lƣợng thạch anh - Bƣớc tần (độ phân giải tần số) nhỏ đáp ứng đƣợc yêu cầu loại thiết bị dải tần khác - Đảm bảo độ ổn định xác tần số cao - Đảm bảo độ dao động, loại bỏ đến mức thấp dao động phụ sinh trình biến đổi tần số: phải gần với dao động đơn điều hồ, khơng có dao động phụ đáng kể, khơng có điều biên, điều tần hay điều pha rõ rệt tạp âm, tiếng ù xoay chiều v.v - Thời gian thiết lập tần số nhanh, xác - Có khả nhớ điều chỉnh chuyển tần số tự động - Kích thƣớc, trọng lƣợng nhỏ, khả module hố cao - Giá hợp lí 1.2 Các mạch sử dụng tổng hợp tần số 1.2.1 Mạch cộng Mạch cộng bao gồm có mạch cộng bán phần mạch cộng toàn phần a Mạch cộng bán phần(Half adder, HA): Mạch cộng bán phần mạch cộng hai số nhị phân bit Hình 1.1 Mạch cộng bán phần b Mạch cộng toàn phần(Full adder, FA): Mạch cộng toàn phần mạch cộng hai bit vị trí hai số nhị phân nhiều bit, nói cách khác, mạch cộng hai bit, giả sử bit thứ n, bit nhớ có đƣợc từ phép cộng hai bit thứ n-1 hai số nhị phân Ta có bảng thật: Bảng 1.1 Bảng thật mạch cộng tồn phần - Tính độc lập với cơng nghệ: VHDL hồn tồn độc lập với cơng nghệ chế tạo - phần cứng Một mô tả hệ thống dùng VHDL thiết kế mức cổng đƣợc chuyển thành tổng hợp mạch khác tuỳ thuộc công nghệ chế tạo phần cứng đời đƣợc áp dụng cho hệ thống thiết kế - Khả mô tả mở rộng: VHDL cho phép mô tả hoạt động phần cứng từ - mức hệ thống số mức cổng VHDL có khả mơ tả hoạt động hệ thống nhiều mức nhƣng sử dụng cú pháp chặt chẽ thống cho mức - Khả trao đổi kết quả: Vì VHDL tiêu chuẩn đƣợc chấp nhận nên mơ hình VHDL chạy mơ tả đáp ứng đƣợc tiêu chuẩn VHDL - Khả hỗ trợ thiết kế mức lớn khả sử dụng lại thiết kế: VHDL - Đƣợc phát triển nhƣ ngơn ngữ lập trình bậc cao, đƣợc sử dụng để thiết kế hệ thống lớn với tham gia nhóm nhiều ngƣời Bên ngơn ngữ VHDL có nhiều tính hỗ trợ việc quản lý, thử nghiệm chia sẻ thiết kế Và cho phép dùng lại phần có sẵn 2.3.2 Cấu trúc ngơn ngữ VHDL VHDL ngôn ngữ cho phép mô tả thiết bị phần cứng số trừu tƣợng, khơng dựa vào công nghệ thiết bị phần cứng số, phƣơng pháp đƣợc sử dụng để thiết kế thiết bị số, mà khái niệm, mơ hình trừu tƣợng thiết bị phần cứng số đƣợc đƣa nhƣ tảng ngơn ngữ Do dùng VHDL cho phép mơ tả đƣợc hầu hết hệ thống phần cứng số Các mơ hình trừu tƣợng gồm: - Mơ hình hoạt động (a Model of Behavior) - Mơ hình thời gian (a Model of Time) - Mơ hình cấu trúc (a Model of Structure) Để thực mô tả cho hệ thống số cần thực bƣớc nhƣ sau: - Phân tích yêu cầu hệ thống số cần phải thiết kế cần phải mô tả - Phân tách hệ thống thành khối - Xác định mơ hình mơ tả phù hợp cho khối cho hệ thống - Sử dụng ngôn ngữ VHDL để mô tả hệ thống số theo mơ hình xác định 33 VHDL có nhiều điểm giống nhƣ ngơn ngữ lập trình bậc cao, có cấu trúc, có cú pháp riêng, có cách tổ chức chƣơng trình, có từ khóa, có phƣơng pháp biểu diễn số liệu riêng a Đối tượng VHDL Trong ngơn ngữ VHDL gồm có đối tƣợng là:  Tín hiệu – Signal: đối tƣợng để biểu diễn đƣờng kết nối cổng vào/ra thực thể, cổng vào/ra khối thành phần phần cứng xuất thực thể… Chúng phƣơng tiện truyền liệu động thành phần thực thể Cú pháp khai báo tín hiệu nhƣ sau: Signal tên_tín_hiệu {,tên_tín_hiệu}:kiểu_dữ_liệu :=’giá_trị_khởi_tạo’;  Biến – Variable: đối tƣợng cục đƣợc sử dụng để chứa kết trung gian Biến đƣợc khai báo sử dụng process chƣơng trình Cú pháp khai báo biến tƣơng tự nhƣ khai báo tín hiệu: variable tên_biến {,tên_biến}: kiểu_dữ_liệu :=’giá_trị_khởi_tạo’; Nếu khơng đƣợc khởi tạo giá trị ban đầu biến nhận giá trị khởi tạo ban đầu giá trị thấp giá trị thuộc miền xác định kiểu liệu  Hằng –constant: đối tƣợng đƣợc gán cho giá trị cụ thể kiểu đƣợc tạo khơng đổi tồn q trình thực Hằng có tính tồn cục giống nhƣ tín hiệu đƣợc khai báo package, entity, architecture, proceduce, process… Cú pháp khai báo hằng: constant tên_hằng {,tên_hằng}: kiểu_dữ_liệu :=’giá_trị_khởi_tạo’; b Kiểu liệu VHDL Trong VHDL có dạng liệu:  Vơ hƣớng : gồm liệu có giá trị đơn nhƣ bit, boolean, integer, real, physical,  character, std_logic std_ulogic, enumerated (kiểu liệt kê)  Kiểu ghép: liệu dƣới dạng nhóm thành phần nhƣ mảng, bảng ghi  (record) Bit_logic_vector, std_logic_vector String dạng liệu ghép đƣợc định nghĩa sẵn 34  2-D Arrays: liệu có dạng mảng chiều - kiểu liệu mảng phần tử mạng chiều hay bảng ghi  VHDL Subtypes: dạng liệu ngƣời dùng tự định nghĩa dựa dạng có sẵn c Các phép toán VHDL Toán tử logic: đƣợc sử dụng cho dạng liệu bit, boolean, bit_vector std_logic_vector Tốn tử logic gồm có: and, or, nand, nor, xor, not, xnor Toán tử quan hệ: đƣợc sử dụng cho hầu hết dạng liệu, tất toán tử quan hệ cho giá trị trả dƣới dạng boolean Tốn tử quan hệ gồm có: =, /=, = Toán tử số học: đƣợc sử dụng cho số nguyên, số thực, dạng liệu vật lý, std_logic Std_logic_vector, Bit, Bit_vector Cần ý khơng phải tất tốn tử số học sử dụng cho mảng Các tốn tử số học là: +, -, *, /, abs (trị tuyệt đối), (hàm mũ) Toán tử dịch: toán tử tác động vào thành phần bên trái toán hạng toán hạng bên phải số nguyên để tạo nhiều toán tử dịch quay Số âm cách hƣớng khác đƣợc sử dụng Mỗi tốn tử cho kết qủa dạng kích thƣớc với toán hạng ban đầu Các toán tử dịch VHDL là: sll (dịch trái logic), srl (dịch phải logic), sla (dịch trái số học), sra (dịch phải số học), rol (quay trái), ror (quay phải) Toán tử ghép nối: toán tử “&” cho phép ghép nối cách linh hoạt liệu đơn liệu dạng mảng thành mảng lớn Toán tử tách: cho phép ta lấy số thành phần mảng, chiều số phép tách phải chiều đánh số định nghĩa cho mảng Tốn tử thuộc tính: Xác định thuộc tính liệu đối tƣợng biến tín hiệu Các thuộc tính đƣợc định nghĩa trƣớc cho kiểu liệu mảng VHDL là: - left, right: trả lại số phần tử bên trái bên phải liệu mảng - high, low : trả lại số phần tử cao thấp kiểu liệu mảng - range, reverse_range : xác định khoảng số mảng 35 - length : trả số lƣợng phần tử mảng - event, stable : thuộc tính dùng cho đối tƣợng tín hiệu, trả giá trị boolean, đƣờng tín hiệu xét có xuất kiện thay đổi hay giá trị đƣờng tín hiệu ổn định thời điểm Các thuộc tính dùng nhiều với lệnh wait if d Các đơn vị thiết kế VHDL VDHL sử dụng đơn vị thiết kế gồm loại: đơn vị đơn vị thiết kế thứ cấp:  Đơn vị thiết kế bản: - Library: Cho phép tạo thƣ viện VHDL - Package: Tạo gói giữ liệu Library, nhƣ khai báo đối tƣợng, khai báo chƣơng trình con, hàm - Entity: (Thực thể) - cho phép khai báo giao diện khối thiết kế số đó: nhƣ khai báo chân vào/ra, tham số khối mạch  Đơn vị thiết kế thứ cấp (Phụ thuộc vào đơn vị thiết kế bản): - Architecture: Mô tả hoạt động bên Entity phần mô tả hoạt động khối mạch số - Package Body: Mô tả tiết cho khai báo Package nhƣ viết hàm, thủ tục - Configuration: Đơn vị thiết kế cấu hình cho phép gắn phiên thực thể vào kiến trúc khác Cấu hình đƣợc sử dụng để thay cách nhanh chóng phần tử thực thể biểu diễn cấu trúc thiết kế e Cấu trúc chung chương trình mơ tả VHDL Mơ hình cấu trúc mơ tả phần cứng số phạm vi sử dụng đối tƣợng VHDL đƣợc tổng kết đơn giản nhƣ hình 2.17 dƣới đây: 36 Hình 2.17 Cấu trúc mô tả phần cứng đối tƣợng VHDL 2.4 Sử dụng phần mềm MAX Plus II 2.4.1 Cài đặt phần mềm Thực cài đặt theo bƣớc sau: - Mở file cài đặt chƣơng trình đĩa cài MAX Plus II lên - Chọn máy chủ Full/Custom/FLEXlm Server - Nhấn vào nút NEXT để cửa sổ License Agreement (Hợp đồng quyền MAX+plus II) - Bấm YES để đồng ý với hợp đồng quyền qua bƣớc - Nhập tên ngƣời dùng tên cơng ty sau bấm NEXT - Cửa sổ chọn hình thức cài đặt lên, chọn Full installation (cài đặt đầy đủ) - Các bƣớc lại ta việc bấm NEXT đợi qua trình cài đặt phần mềm hồn thành 2.4.2 Trình tự tạo Project phần mềm MAX Plus II Ví dụ chạy chƣơng trình Bộ dồn kênh tun tính từ đầu vào thành đầu ra: Bƣớc Khởi động phần mềm Max Plus II Bƣớc Trỏ chuột vào File => Project => Name để tạo file Bƣớc Trên cửa sổ project Name khung Directories  max2work, khung project name nhập vào “Cpldex\seld4” Bƣớc Một thơng báo xuất nhấn Yes Bƣớc Vào trình đơn File  new  Graphic Editor file( tệp tin soạn thảo đồ họa)  ok 37 Bƣớc Một hình Untitled xuất hiện: bật – tắt đƣờng kẻ cửa sổ soạn thảo Options  Show guideline Điều chỉnh độ rộng lƣới: chọn Guideline Spacing chọn tọa độ lƣới vê 5-5 Bƣớc Lấy linh kiện: click left vào chỗ trống nên kick giao điểm Symbol  enter symbol  symbol name  c:\maxplus2\max2lib\seld4  khung symbol file chọn linh kiện Bƣớc Tạo đầu đầu vào.Tạo đầu vào Click vào bên trái linh kiện “ ” gõ I tìm Input O tìm Output ( làm tƣơng tự nhƣ lúc lấy linh kiện not) Bƣớc Các thao tác linh kiện đầu vào đầu ra.Click ô Find name nhập tên Nối dây linh kiện: đƣa vào chân linh kiện trỏ chuột xuất dấu cộng nhấn giữ chuột trái kéo tới điểm cần nối nhả chuột Bƣớc 10 Lƣu file Bƣớc 11 Lƣu giữ kiểm tra thiết kế.Chọn File  project  save and check Bƣớc 12 Lựa chọn nhóm thiết bị loại thiết bị.Assign  device  Flex8000  EPF8282ALC84-4  OK Tiếp theo chọn Assign Global project device option Bƣớc 13 Chọn tốc độ biên dịch.Vào Assign  Golbal project logic synthensis  Fast  ok Bƣớc 14 Gán chân cắm cho thiết bị Vào Max+plusII  ploorplan edittor Chọn Layout  device view.Layout  current Assignments Floorplan Trình tự gán:Các kết liệu đầu vào: d0=P06=S1-5, d1=P07=S1-6, d2=P08=S1-7, d3=P09=S1-8 Các kết kiểm soát đầu ra:dec0=P01=S1-1,dec1=P02=S1-2,dec2=P03=S13,dec3=P04=S1-4 Kết đầu ra=P13=SA1 Bƣớc 15 Lƣu biên dịch thiết kế.Chọn File  project save& compile 38 CHƢƠNG THIẾT KẾ BỘ TỔNG HỢP TẦN SỐ TRÊN FPGA 3.1 Sơ đồ khối, sơ đồ cấu trúc 3.11 Sơ đồ khối Hình 3.1 cho thấy sơ đồ khối điển hình tổng hợp tần số 16-bit Nó bao hàm cộng 16-bit lƣu trữ đƣợc hình thành D-type mạch lật “flip-flops” Ban đầu lƣu trữ đƣợc giả định xóa phản hồi để đầu vào B cộng thiết lập tần số (FS) đƣợc nạp vào đầu vào A Bộ cộng thêm hai số lƣợng 16-bít xuất cộng đầu vào tạo phần tổng S Hình 3.1 Sơ đồ khối tổng hợp tần số 16-bit Trƣớc xung đồng hồ xảy ra, tổng phần, A+B=S=FS, đƣợc hình thành xuất đầu cộng Tại xung đồng hồ đầu tiên, tổng phần lần đầu đƣợc đăng ký vào lƣu trữ sau xuất cộng đầu vào B Do đó, tổng phần lần hai, S=A+B=FS+FS=2FS, xuất đầu cộng Quá trình bổ sung đƣợc tiếp tục tổng phần đƣợc tăng lên 1FS xung đồng hồ Trong trình bổ sung, xung thực xuất cộng mang theo trạm “carry-out Cout” neeys tổng phần lớn giá trị tràn cộng 16-bit 65536 Sau xung đồng hồ Nth, tổng phần với N x FS số trạm “Cout” đƣợc thể phƣơng trình sau No= [Ni x FS] /OVF (3.1) 39 Hoặc No = St / OVF = Ni x FS / OVF = Ni x FS / 2n (3.2) Nơi No xung số trạm “ Cout pulse number”, Ni xung đồng hồ số, FS thiết lập giá trị tần số OVF giá trị tràn n bít cộng St tổng cuối Thay tần số đồng hồ đầu vào Fclk cho Ni, thiết lập giá trị tần số N cho FS, tần số đầu vào Fout cho No, phƣơng trình đƣợc viết lại nhƣ Fout = NFclk / 2n (3.3) Nếu tần số đầu vào đồng hồ đƣợc thiết lập 6.5536 MHz, sau tần số đầu lƣu trữ 16-bit đƣợc tính Fout = NFclk / 2n (3.4) Nếu tần số đầu vào đồng hồ đƣợc thiết lập 6.5536 MHz, sau tần số đầu lƣu trữ 16-bit đƣợc tính Fout = N x 6553600 Hz / 216 = N x 100 Hz (3.5) Hoặc No = St / OVF = Ni x FS / OVF = Ni x FS / 2n (3.6) Nơi No xung số trạm “ Cout pulse number”, Ni xung đồng hồ số, FS thiết lập giá trị tần số OVF giá trị tràn n bít cộng St tổng cuối Thay tần số đồng hồ đầu vào Fclk cho Ni, thiết lập giá trị tần số N cho FS, tần số đầu vào Fout cho No, phƣơng trình đƣợc viết lại nhƣ Fout = NFclk / 2n (3.7) Nếu tần số đầu vào đồng hồ đƣợc thiết lập 6.5536 MHz, sau tần số đầu lƣu trữ 16-bit đƣợc tính Fout = NFclk / n (3.8) Nếu tần số đầu vào đồng hồ đƣợc thiết lập 6.5536 MHz, sau tần số đầu lƣu trữ 16-bit đƣợc tính Fout = N x 6553600 Hz / 216 = N x 100 Hz (3.9) Trong N giá trị thiết lập dãy từ đến 65535 vậy, tần số đầu vào 40 đƣợc thiết lập dãy 100 Hz tới 65355 MHz thiết lập đầu vào tần số N 3.1.2 Sơ đồ cấu trúc Hình 3.2 Sơ đồ cấu trúc máy phát tín hiệu tƣơng tự sử dụng kỹ thuật tổng hợp tần số Hình 3.2 cho thấy Sơ đồ cấu trúc máy phát tín hiệu tƣơng tự sử dụng kỹ thuật tổng hợp tần số.Nó bao gồm mọt tổng hợp tần số, phân chia-bởi-100 đếm, bảng tìm kiếm ROM, chuyển đổi D/AC Khi tần số đồng hồ Fclk = 52.4288 MHz =(2 19 ) x 10Hz, tần số đầu Fout = N x Fclk/2 19 =N x 10 Hz Do đó, tần số đầu từ 10 Hz đến 26.2144 MHz thu đƣợc giá trị N từ đến 262144 Giá trị tƣơng ứng kỹ thuật số với điện áp tƣơng tự ROM địa đầu tắt phân chia-bằng-1000 đếm, sau đƣợc chuyển thành điện áp tƣơng tự với chuyển đổi D/A Một chu trình tín hiệu tƣơng tự xuất đầu DAC cho 100 xung đồng hồ tần số đầu Fv đƣợc thiết lập xác từ 0.1 Hz tới 262.144 KHz Khi Fclk đƣợc cung cấp ổn định chất bán dẫn xác máy sóng, Fout Fv xác ổn định Ngồi ra, có nhiều tổng hợp tần số tổng hợp ứng dụng nhƣ điều biến FM, định thời xác, thiết lập nhiều tần số cho CPU mô mạch (ICE) 41 3.2 Sơ đồ nguyên lý tổng hợp tần số Hình 3.3 Sơ đồ nguyên lý tổng hợp tần số 16-bit.(freqsyn.tdf) Các tập tin freqsyn.tdf cho thấy hình 3.3 thực tổng hợp tần số 16-bit Câu lệnh INCLUDE đƣợc sử dụng để nhập ALTERA-đƣợc cung cấp chức LPM_ADD_SUB từ Megafunction /LPM chức đến TDF Trong phần VARIABLE, WITH mệnh đề (điều khoản) (LPM_WIDTH=16, LPM_DIRECT=„ADD‟) tuyên bố tham số WIDTH đến16 bits tham số DIRECT cho ADD Acc lƣu trứ 16-bit đƣợc thực 16 D-type mạch lật “flip-flops” lƣu trữ phần tổng cộng Các cộng mang Cout theo sau D-type flip-flop đƣợc sử dụng để có đƣợc sóng đối xứng vng; D=50% Tần số đầu vào đƣợc cho Fout = sck x Freq[15 0] / 17 = sck x Freq[15 0]/131072 (3.10) Nếu tần số đầu vào đồng hồ đƣợc thiết lập tới 13.1072MHz, tần số đầu đƣợc tính Fout=Freq[15 0] x 100Hz đƣợc tần số 100 Hz tới 6.5535 MHz Từ đầu sóng vng, tổng hợp đƣợc gọi tần số tổng họp hài hòa tần số thay đổi quan trọng (FSK) điều biến 42 Lợi tổng hợp tần số so với tổng hợp tần số với vịng khóa pha “phase-locked loop” (PLL) tốc độ cao Bộ điều chế FSK hữu ích hệ thống truyền thông mà sử dụng đồng hồ 10- 11-MHz để kiểm soát thiết lập bảng điều khiển Để có đƣợc tần số đầu vào 10 11 MHz, tổng hợp tần số đƣợc xây dựng từ lƣu trữ 5-bit với đồng hồ đầu vào 64-MHz đầu vào thiết lập tần số N 0AH 0BH Do đó, tần số đầu 10 MHz (N=0AH) 11 MHz (N=0BH) 3.3 Mô tổng hợp tần số Trƣờng hợp đầu vào từ P01 đến P09 đèn P55 sáng không nháy Các đầu vào gạt lên mức Hình 3.4 Các đầu vào từ P01 đến P09 mức Đèn P55 tức đèn D17 b ộ CIC-310 sáng nhƣng khơng nháy: 43 Hình 3.5 Đèn P55 sáng nhƣng khơng nháy Sau cho đầu vào từ P01 đến P09 mức tiếp tục cho P34 lên mức đèn D17 sáng có nháy r ất chậm Hình 3.6 Đầu vào P34 mức 44 Hình 3.7 Đèn P55 sáng nháy chậm Cho lần lƣợt đầu vào từ P34 đến P42 lên mức đèn D15 sáng nháy nhanh dần Khi đầu vào P42 lên mức đèn sáng nháy với tần số nhanh Hình3.8 Các đầu vào từ P34 đến P40 Hình 3.9 Đèn P55 sáng nháy với tần số nhanh 45 KẾT LUẬN - Từ kết sau thực mô thấy đƣợc kết thực nghiệm với lý thuyết hoạt động tổng hợp tần số thiết kế - Mục tiêu đề thực đƣợc hoàn thành đạt mục tiêu thiết kế thử nghiệm tổng hợp tần số - Cách thực thực dài có chút khó khăn khơng đơn giản, cơng cụ để thực gồm máy tính xách tay máy CIC-310 - Trong q trình mơ cịn có hạn chế nhƣ:  Cách thức thực sai nhiều chƣa nắm rõ đƣợc chức  Trình độ cịn kinh nghiệm thực tế chƣa có nên chƣa hồn thành tốt  Phƣơng pháp thực CIC-310 tƣơng đối đắt tiền TÀI LIÊU THAM KHẢO Trần Văn khẩn - Đỗ Quốc Trinh – Đinh Thế Cƣờng, Giáo trình Cơ sở kỹ thuật thơng tin vơ tuyến, Học Viện Kỹ Thuật Quân Sự Nguyễn Kim Giao (2006), Kỹ thuật điện tử số, NXB Đại học Quốc gia Hà Nội Nguyễn Thúy Vân (2004), Kỹ thuật số, NXB Khoa học kỹ thuật ... với tần số nhanh 45 CHƢƠNG CƠ SỞ LÝ THYẾT VỀ BỘ TỔNG HỢP TẦN SỐ 1.1 Khái quát tổng hợp tần số 1.1.1 Khái niệm Bộ tổng hợp tần số thiết bị có khả tạo số lƣợng lớn tần số xác từ tần số chuẩn... ứng dụng, tổng hợp tần số trực tiếp đƣợc thay tổng hợp tần số gián tiếp (kết hợp) , sử dụng mạch vịng khóa pha PLL tƣơng tự thay PLL số Phƣơng pháp tổng hợp tần số nhât tổng hợp tần số số trực tiếp,... pháp tổng hợp tần số Có nhiều cách phân loại tổng hợp tần số dựa theo nhiều tiêu chí khác nhau, nhƣng thơng dụng phân chia tổng hợp tần số thành ba loại sau: - Tổng hợp tần số trực tiếp - Tổng hợp