Nghiên cứu và thiết kế bộ tổng hợp tần số dùng trong hệ thống GPS

ĐẠI HỌC QUỐC GIA TP HCM TRƯỜNG ĐẠI HỌC BÁCH KHOA MAI ĐÔNG XUÂN NGHIÊN CỨU VÀ THIẾT KẾ BỘ TỔNG HỢP TẦN SỐ DÙNG TRONG HỆ THỐNG GPS RESEARCH AND IMPLEMENT A FREQUENCY SYNTHESIZER FOR GPS SYSTEM Chuyên ngành: Kỹ Thuật Viễn Thông Mã số: 7140951 LUẬN VĂN THẠC SĨ TP HỒ CHÍ MINH, tháng 01 năm 2017 i Cơng trình hồn thành tại: Trường Đại học Bách Khoa - ĐHQG - HCM Cán hướng dẫn khoa học: TS Huỳnh Phú Minh Cường (Ghi rõ họ, tên, học hàm, học vị chữ ký) Cán chấm nhận xét 1: TS Võ Quế Sơn (Ghi rõ họ, tên, học hàm, học vị chữ ký) Cán chấm nhận xét 2: TS Mai Linh (Ghi rõ họ, tên, học hàm, học vị chữ ký) Luận văn thạc sĩ bảo vệ Trường Đại học Bách Khoa, ĐHQG TP HCM ngày 06 tháng 01 năm 2017 Thành phần Hội đồng đánh giá luận văn thạc sĩ gồm: (Ghi rõ họ, tên, học hàm, học vị Hội đồng chấm bảo luận văn thạc sĩ) l TS, Võ Quế Sơn TS Mai Linh TS Đỗ Hồng Tuấn TS Hà Hoàng Kha TS Huỳnh Hữu Thuận Xác nhận chủ tịch Hội đồng đánh giá luận vãn Trưởng Khoa quản lý chuyên ngành sau luận văn sửa chữa (nếu có) CHỦ TỊCH HỘI ĐỒNG TRƯỞNG KHOA ĐẠI HỌC QUỐC GIA TP.HCM TRƯỜNG ĐẠI HỌC BÁCH KHOA CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM Độc lập - Tự - Hạnh phúc NHIÊM VU LUÂN VĂN THAC SĨ Họ tên học viên: MAI ĐÔNG XUÂN MSHV: 7140951 Ngày, tháng, năm sinh: Chuyên ngành: 23/01/1989 Kỹ thuật Viễn thông Nơi sinh: Đồng Tháp Mã số: 60520208 I TÊN ĐỀ TÀI: NGHIÊN CỨU VÀ THIẾT KẾ BỘ TỔNG HỢP TẦN SỐ DÙNG TRONG HỆ THỐNG GPS RESEARCH AND IMPLEMENT A FREQUENCY SYNTHESIZER FOR GPS SYSTEM II NHIỆM VỤVÀNỘI DUNG: - Phân tích, tính tốn thơng số khối tổng hợp tần số - Nghiên cứu thiết kế sau: mạch Phase Frequency Detector (PFD), Charge Pump (CP), Loop Filter (LP), Frequency Divider (FD), Voltage Controlled Oscillator (VCO), mạch tổng hợp tần số - Kết đạt được: Kết sau layout kết đo kiểm khối tổng hợp tần số bao gồm mạch: mạch PFD, mạch CP, mạch LP, mạch FD mạch VCO III NGÀY GIAO NHIỆM VỤ (Ghi theo QD giao đe tài’): 11/01/2016 IV NGÀY HOÀN THÀNH NHIỆM vụ (Ghi theo QĐ giao đề tài): 06/01/2017 V CÁN BỘ HƯỚNG DẪN (Ghi rõ học hàm, học vị, họ, tên): TS Huỳnh Phú Minh Cường Tp HCM, ngày 06 tháng 01 năm 2017 CÁN BỘ HƯỚNG DÂN CHU NHIỆM BỘ MÔN ĐÀO TẠO (Họ tên chữ ký) (Họ tên chữ ký) TRƯỞNG KHOA ĐIỆN - ĐIỆN TỬ (Họ tên chữ ký) Ghi chú: Học viên phải đóng tờ nhiệm vụ vào trang tập thuyết minh LV SƠ LƯỢC LUẬN VĂN Luận văn nhằm mục đích phân tích, thiết kế, chế tạo thử nghiệm tổng hợp tần số dựa nguyên lý vòng khố pha, dùng hệ thống định vị tồn cầu Bộ tổng hợp tần số nghiên cứu, thiết kế, chế tạo công nghệ CMOS 130nm với lựa chọn phần tử cao tần Toàn mạch thành phần tổng hợp tần số tích hợp chip (on-chip) với tần số ngỏ khoảng 1.5GHz -2.1GHz Mục tiêu luận văn tập trung nghiên cứu vào việc cải thiện hệ số nhiễu pha công suất tiêu thụ mạch thành phần từ cải thiện tổng thể hệ số nhiễu pha cơng suất tồn tổng hợp tần số Kiến trúc mạch so pha tần sử dụng để đạt hệ số nhiễu pha thấp vùng “dead zone”, mạch bơm dòng mạch lọc vòng tối ưu để tránh tượng mismatch trình hoạt động Mạc vco thiết kế dựa khung cộng hưởng LC giúp cải thiện hệ số nhiễu pha nhiều Thêm nữa, mạch vco hiệu chỉnh ba cơng tắc hiệu chỉnh từ giúp tăng tính linh hoạt q trình đo đạc dùng để trimming sau tích hợp vào hệ thống lớn Mạch chia tần số thiết kế với hệ số chia cố định 96 với tần số trung tâm 1571,328MHz tần số tham chiếu 16,346MHz Tồn tổng hợp tần số tiêu thụ cơng suất vào khoảng 11.5mW với nguồn cung cấp 1,2V điều kiện hoạt động bình thường, jitterrms đạt 0.624ÍS, hệ số nhiễu pha đạt -118.6dBc@ 1MHz offset, diện tích tổng cộng vào khoảng 820um X 915um chưa bao gồm IO pad SUMMARY This thesis aims to analyze, design and prototype a frequency synthesizer based on the phase locked loop technique, which is used in global positioning system This frequency synthesizer is researched, designed and implemented in CMOS 130nm technology with Analog & RF mixed signal option All components of the frequency synthesizer are integrated on-chip with the output frequency between 1.5GHz-2.1GHz The objective of this article is to focus on improving phase noise as well as the power consumption of each chcuit component, thus improving overall phase noise and the performance of the frequency synthesizer The PFD’s architecture is used to achieve low phase noise in the "dead zone" the charge pump and loop filter are optimized to avoid the mismatch in locked state The vco is designed based on the resonant LC will improve the phase noise performance Furthermore, The vco also corrected by adjusting by three switches which increased the flexibility of testing and measurement process or trimming when integrated into a system on chip The frequency divider is designed with a fixed divide ratio of 96 which has the center frequency of 1571,328MHz and the frequency reference is 16,346MHz The frequency synthesizer has power consumption of 11.5mW with 1.2V supply, under typical conditions, jitter is 0.624ÍS, the phase noise of the frequency synthesizer is -118.6dBc@lMHz offset, the totcil area is 820um X 915um excluding the IO pad LỜI CÁM ƠN Được ưải qua gần hai năm học tập, nghiên cứu làm việc trường Đại học Bách Khoa TP.HCM Trung tâm Nghiên cứu Đào tạo Thiết kế Vi mạch (ICDREC) thực trải nghiệm thú vị ý nghĩa với thân em Lời đầu tiên, em xin gởi lời cám ơn chân thành đến anh Nguyễn Tuấn Khanh anh Nguyễn Đức Nguyên người giúp đỡ, hỗ trợ em suốt hình nghiên cứu thực đề tài Với chia quý báu kiến thức kinh nghiệm mạch dao động anh Khanh giúp em cải thiện kết nghiên cứu Em cám ơn lời dẫn tận tình anh Nguyên trình phân tích mức hệ thống tổng hợp tần số Em xin cám ơn anh Trương Hoàng Thái hướng dẫn, hỗ trợ quý báu anh trình thiết kế vật lý Em xin cám ơn thầy Huỳnh Phú Minh Cường truyền đạt kiến thức dẫn quý báu suốt trình thực đề tài Em cám ơn đến tất thành viên nhóm RFIC - Lab trường, nhóm thật môi trường nghiên cứu tốt Em xin cám ơn đến anh kỹ sư Trung tâm ICDREC ln đồng hành q trình thực đề tài Đặc biệt hết hỗ trợ “Chương trình Phát triển Cơng nghiệp Vi mạch giai đoạn 2013 - 2020” TP.HCM mà cụ thể đề tài “Thiết kế chế tạo thử nghiệm chip GPS Receiver” tạo điều kiện để thực tape-out chip mẫu Em cám ơn nhiều đến thầy Ngô Đức Hoàng với cương vị giám đốc Trung tâm ICDREC tạo điều kiện thuận lợi cho em suốt trình học tập làm việc Cuối cùng, em xin biết ơn đến gia đình, ba mẹ hai chị ln chỗ dựa tinh thần vững cho em suốt năm qua vi LỜI CAM ĐOAN Tôi xin cam đoan cơng trình nghiên cứu thân, xuất phát từ u cầu phát sinh cơng việc để hình thành hướng nghiên cứu Các số liệu luận văn có nguồn gốc rõ ràng tuân thủ nguyên tắc Kết trình bày luận văn thu thập trình nghiên cứu trung thực chưa công bố trước TP Hồ Chí Minh, tháng 01, năm 2017 Tác giả luận văn Mai Đông Xuân CHỮ VIẾT TẮT VÀ KÝ HIỆU DSB Double-sideband IEEE Institute of Electrical and Electronics Engineers KCL Kirchoffs current law PFD Phase Frequency Detector CP Charge pump FD Frequency Divider PLL Phase-locked loop RF Radio frequency RHP Right half plane rms Root mean square SSA Signal Source Analzer SSB Single-sideband vco Voltage controlled oscillator MỤC LỤC Sơ lược luận văn iii Lời cám ơn V Lời cam đoan vi Chữ viết tắt ký hiệu vii Mục lục 1 Giới thiệu 1.1 Lý chọn đề tài 1.2 Mục đích 1.3 Phạm vi nghiên cứu 1.4 Phương pháp thực Tổng quan 10 2.1 Tổng quan hệ thống GPS 10 2.1.1 Khối tìm kiếm 12 2.1.2 Khối theo dõi 12 2.1.3 Khối xác định toạ độ 13 2.2 Những nghiên cứu trước 13 2.3 Vấn đề tồn 14 2.4 Kiến trúc đề suất cho chip thu tín hiệu GPS 15 2.5 Kiến trúc đề xuất cho tổng hợp tần số 16 2.6 Cấu trúc luận văn 17 Lý thuyết 18 3.1 3.1.1 Hệ số nhiễu pha miền thời gian 20 3.1.2 Hệ số nhiễu pha miền tần số 22 3.2 Lý thuyết hệ số nhiễu pha 18 Ngun lý vòng khố pha 23 3.2.1 Mơ hình tuyến tính 25 3.2.2 Hàm truyền đạt 26 3.2.3 Phase noise tổng hợp tần số 27 Mạch so pha tần - PFD mạch bơm dòng - CP 28 4.1 Mạch so pha tần 28 4.1.1 Kiến trúc mạch 29 4.1.2 Mạch nguyên lý đánh giá kết 30 4.2 Mạch bơm dòng 33 4.2.1 Kiến trúc mạch 34 4.2.2 Mạch nguyên lý đánh giá kết 35 4.3 Mạch so pha tần mạch bơm dòng 39 Mạch vco mạch chia tần số 41 5.1 5.1.1 Tổng quát 41 5.1.2 Kiến trúc mạch vco 44 5.2 Mạch dao động điều khiển điện áp 41 Mạch chia tần số 58 5.2.1 Tổng quát 58 5.2.2 Mạch nguyên lý đánh giá kết 59 Bộ tổng hợp tần số 62 6.1 Kiến trúc 62 65 Hình 6.1: Mạch tổng hợp tần số 6.2 MẠCH LỌC VÒNG Mạch lọc vòng đóng vai trò định băng thơng vòng tổng hợp tần số Trong mạch lọc vòng chứa hai tụ điện CQ Q tạo điểm cực cho mạch với mạch vco, tương đương với hai mạch tích phân lý tưởng, điều làm cho có phân loại vào loại 2, bậc vòng khố pha Tuy nhiên, với hai điểm cực mạch khơng ổn định có cực tần số cao xuất thành phần mạch, cho nên, cần có điểm zero để ổn định lại vòng khoá pha Và điện trở Ro thêm vào điểm zero Một cách tơng qt, băng thơng vòng khố pha thường lựa chọn thấp 1/10 tần số tham chiếu Từ đó, băng thơng lựa chọn ídn=l.6368MHz thay vào cơng thức để tìm giá trị: ỉcpKyco NCi (6.1) yỊ N ' ' (6.2) Với ICp vào khoảng 27uA, Kvco có giá trị 266MHz, N 96 Từ phương trình (6.1) giá trị C-Ị 20pF Tuy nhiên, mạch thực tế Kvco khơng tuyến tính lCp có thay đổi mức 15%, sau thực đánh 66 giá mơ post layout giá trị Q 16pF Để tối ưu thời gian ổn định hệ số damping f nên có giá trị khoảng -y « 0.707 từ tìm giá trị Rữ 42 k£2 tương ứng với ban đầu 20pF Tuy nhiên, linh kiện điện trở quy trình chế tạo có độ sai lệch lên đến +20% cho nên, thực mơ comer với giá trị 16pF giá trị Ro tối ưu đạt 52 kí giá trị tụ CQ thường lựa chọn vào khoảng 1/10 giá trị tụ Q tụ CQ 1.6pF Để tăng tính tương thích tạo điều kiện đo kiểm sau luận văn cung cấp giải pháp sử dụng mạch lọc vòng bên Thiết kế mạch chuyển cho phép sử dụng mạch lọc vòng bên ngồi Chi tiết đề cập đến chương đo kiểm 6.3 Bộ TỔNG HỢP TẦN SỐ 6.3.1 THỜI GIAN ỔN ĐỊNH Hình 6.2: Thòi gian đáp ứng tổng hợp tần số Tần số ngỏ hồi tiếp mạch chia tần số dần ổn định tần số tham chiếu 16.368MHz 67 Hí** B HlLÍ II LI ■ lỉllh — -ỉ\ r f vz E ?sflữ > t&ĨR-tìl ' v Cua 5.Ũ Jử.ú 110 Mũ ẼJ8 30.0 3MỈ iũu& QHH-(ls) Hình 6.3: Điện áp điều khiển Điện áp điều khiển khỉ đạt hạng thái khố vào khoảng ~800mV Hình 6.4: Tần số hồi tiếp tổng hợp tần số Sau 50us tần số hồi tiếp gần với mức 16.368MHz Tuy nhiên cổ độ rung động định Độ rung tằn số nàỵ vào khoảng 28.6Hz so vối 16.368MHz, tương đương với độ ổn định tần số 1.7ppm 68 Hình 6.5: Phổ tín hiệu ngỏ Sau thời gian ổn định phổ tín hiệu ngỏ 1.571GHz bên cạnh cỗ tần sổ hài bậc cao tần số không mong muốn nhiên công suất thấp từ 30 đến 40dB Hình 6.6: Phổ tần số ngỏ vùng lân cận 69 Có thể thấy phố tín hiệu ngỏ sạch, khơng cố q nhiều tần số không mong muốn, gần vạch phổ duỵ Đây ưu điềm cùa mạch dao động dùng khung cộng hưởng MJ &• iM Mi KE Hình 6.7: Jitter tần số ngỏ Jitter tần số ngỏ có giá tậ rms = 624fs Hình 6.8: Cơng suất tiêu thụ tồn tồng hợp tần số 70 Có thể thấy cơng suất tiêu thụ toàn tổng hợp tần số thay đối theo thời gian nên việc đánh giá công suất tiêu thụ đánh giá theo Prms = 11.5mW xí- ỉh ■■■■ nE9** HT|- I EWfB Bl ■ ■ ■ ■ ■ ■ ■* ■ ■í; 1 1 «-■ Hình 6.9: Thiết kế vật lý toàn tồng hựp tần số 6.3.2 HỆ SỐ NHIỄU PHA CỦA MẠCH PCL Để đánh giá hệ số nhiễu pha mạch thành phần cố thể đảnh giá thông qua mạch riêng lẻ dựa theo cổ thể gom ỉức ba mạch mạch so pha tàn, mạch bơm dòng mạch lọc vòng để đánh giá chung với Thực đảnh giá hệ số nhiễu pha từ tần số offset 10kHz đến 10MHz kết sau: 71 Hình 6.10: Hệ số nhiễu pha mạch PCL Hệ số nhiễu pha đạt -143dBc/Hz@ 1MHz offset đạt mức -145dBc/Hz @ 10MHz offset Điều phù hợp thành phần tạo hệ số nhiễu pha nhiều so pha tần so pha tần đạt hệ số nhiễu pha lớn tần số offset nhỏ không thay đổi nhiều tần số offset tăng lên 6.3.3 HỆ SỐ NHIỄU PHA CỦA MẠCH vco Đánh giá nhiễu pha mạch vco khoảng tần so offset rộng so với đảnh giá hệ số nhiễu pha thiết kế vco Kết đánh giá từ 10kHz đến 10MHz 72 -K"? 411 □ -JOT Hình 6.11: Hệ số nhiễu pha mạch dao động vuông pha Hệ số nhiễu pha đạt -llldBc/Hz @lMHz offset đạt mức -130dBc/Hz @ 10MHz offset 6.3.4 HỆ SỐ NHIỄU PHA CỦA MẠCH CHIA TẰN SỐ Hình 6.12: Hệ số nhiễu pha mạch chìa tần số Hệ số nhiễu pha đạt 174dBc/Hz@ 1MHz offset đạt mức -174.3dBc/Hz @ 10MHz offset Hệ số nhiễu pha gần không thay đổi theo tần số offset 6.3.5 HỆ SỐ NHIỄU PHA CỦA Bộ TƠNG HỢP TẦN SỐ 73 Như trình bày chương hệ số nhiễu pha tổng hợp tần số đánh giá dựa đóng góp mạch thành phần Theo tác giả Cameron [47] kết đảnh giả hệ nhiễu pha tổng hợp tần số dùng MATLAB để đảnh giá dựa kết đánh giá phần Hình 6.13: Hệ số nhiễu pha tổng họp tần số Kết đạt -95.4dBc/Hz@ 10kHz, -114.5dBc/Hz@ 100kHz -118.6 dBc/Hz@ 1MHz offset Bảng 6.1: Bảng tổng hợp kết tầng hợp tần số 74 Dựa kết đạt tồng tần số, thực so sánh với kết mà cơng trình khác cơng bố theo bảng so sánh sau: Bảng 6.2; Bảng so sánh kết đạt vái nghiên cứu khác 75 CHƯƠNG ĐÁNH GIÁ VÀ KẾT LUẬN ĐÁNH GIÁ VÀ KẾT LUẬN 7.1 PHƯƠNG PHÁP ĐO Các thông số quan ửọng cần thiết để đánh giá chip test bao gồm: kiểm ưa DC, đo tần số phổ ngỏ vco PLL, đo hệ số nhiễu pha, đo mismatch tín hiệu I Q, đo cơng suất tiêu thụ Để kiểm tía thông số ưên, cần chuẩn bị linh kiện, thiết bị cần thiết nghiên cứu phương pháp đo thơng số - Kiểm tía DC: dùng LDO 1,2V (amslll7-1.2) để cung cấp nguồn cho chip thông qua số mạch lọc vài linh kiện khác Sau kiểm tía mức DC điểm kiểm tía mạch kiểm tía - Các thơng số lại sử dụng máy phân tích phổ (Agilent Spectrum Analyzer) với cấu hình thích hợp kiểm tía 7.2 MẠCH KIÊM TRA Bộ tổng hợp tần số đóng gói LQFN 48 chân, kích thước 7mm X 7mm Do tíong q trình thiết kế có thêm lựa chọn sử dụng mạch lọc vòng bên ngồi nên sơ đồ mạch kiểm ưa sau: Hình 7.1: Mạch kiểm tra cho tổng hợp tần số 76 Cố ba chân A, B c nối với jumper để điều khiển tần số mạch dao động q trình thiết kế mơ Có jumper sử dụng để điều khiển tín hiệu sw nhầm thay đồi việc sử dụng mạch lọc chip hay mạch lọc ngồi chip Hai tín hiệu vi sai I ± Q ± đưa để đo kiểm Tần số tham khảo sử dụng chip TCXO để tạo tín hiệu tham chiếu ổn định Hình 7.2: Layout mạch test Hình 7.3: Mạch kiểm tra sau khỉ hàn linh kiện Mạch kiểm tra sau hàn lỉnh kiên đo kết nối vối board master nhầm 77 cung cấp nguồn 3.3V tín hiệu điều khiển số khỉ cần thiết thông qua connector 40 chân Và ngỏ tín hiệu Ị ± Q ± nối với máy phân tích phổ hình sau: Hình 7.4: Kết nối mạch kiểm tra vói máy đo 7.3 KÉT QUẢ 7.3.1 KÉT QUẢ ĐO KIỀM DC Trước khỉ đo kiểm thơng số tiến hành đo kiểm DC cho toàn điềm cần nguồn cung cấp Mạch cung cấp nguồn ln 3.3V sau khỉ qua mạch nguồn LDO mạch cần kiểm tra điện áp ngỏ ln vào khoảng 1.23V ~ 1.24V Giá trị đáp ứng tốt yêu cầu nguồn cung cấp 7.3.2 KÉT QUẢ ĐO CÁC THÔNG SỐ KHÁC Dùng máy đo sóng để kiểm tra tín hiệu tham chiếu cung cấp cho tổng hợp số đạt kết sau: 78 AgitemTídMHtoaiís WED NOV 30 14:3856 2016 Hình 7.5: Tín hiệu tham chiếu từ TCXO Kiểm ưa vco 11 mẫu chip số 20 chip chế tạo Các chip đánh số chụp hình kết đo Mức cao úng với mode 000, mức thấp ứng với mode 111 Khoảng tằn số mong muốn vco phải hiệu chỉnh xung quanh tần số trung tâm 1.571 GHz Kết kiểm Ưa mạch vco sau: 79 Bảng 7.1: Kết đo chip vco chân Mức cao vco Thứ tự 1+ 2.386 GHz Mức thấp I2.386 GHz Q- 1+ I- Q+ Q- 2.206GHz Q+ 2.206GHz 1.726GHz 1.726GHz 1.726GHz 1.726GHz -9.18dBm -10.37dBm -8.87dBm -9.65dBm -6.69dBm -6.07dBm -10.21dBm -10.77dBm 2.206GHz 2.206GHz 2.206GHz 2.206GHz 1.471GHz 1.471GHz 1.471GHz 1.471GHz -13dBm -7.5dBm -135đBm -12.5dBm -2.3dBm -2.6dBm -7.9đBm -7.96đBm 2.026GHz 2.026GHz 2.206GHz 2.206GHz 1.471GHz 1.471GHz 1.471GHz 1.471GHz -10.57dBm -10.42dBm -856dBm -3.03dBm -3.0SdBm -4.42dBm -4.2dBm 2.026GHz 2.026GHz 1.981GHz -9.2dBm 1.981GHz 1.411GHz 1.411GHz 1.396GHz 1.396GHz -9.5dBm -9.3dBm -7.65dBm -9.9dBm -2.8dBm -2.01dBm -3.13dBm -2.66dBm 2.416GHz 2.206GHz 2.416GHz 2.206GHz 1.471GHz 1.471GHz 1.471GHz 1.471GHz -7.06dBm -2.55dBm -2.51dBm -2.77dBm -2.74