Thiết kế thử nghiệm các bộ đếm trên FPGA

LỜI NÓI ĐẦU Hi n n t p trở n n v i s ph t tri n Kho h n gi n v – C ng ngh vi gi i i to n phứ ng h n r t nhi u Bộ ếm ghi ược sử dụng hầu hết lo i thiết bị kỹ thuật số Chúng ược sử dụng không nh ếm m vận hành thiết bị, phân chia tần số, ũng Nhận th v c khoa h òn ược dùng cho trình t th o t v số h c ược kh v ứng dụng r t rộng rãi ếm nhi u lĩnh kĩ thuật nên em ịnh ch n tài nghiên cứu khóa luận “Thiết kế, thử nghiệm đếm FPGA” Nội dung khóa luận bao gồm: hư ng Chƣơng 1: Cơ sở lý thuyết đếm Chƣơng 2: Công cụ thết kế mạch logic CIC-310 FPGA Chƣơng 3: Thiết kế đếm FPGA Do h n chế v thời gi n ũng kh nghi n ứu, nội dung khóa luận khơng tránh khỏi thiếu sót Vì vậy, em r t mong ược s b o thầ tài án nghi p hoàn thi n h n Em xin chân thành c m n chung thầ kinh nghi m quý kho C thầ trường Đ i h c Lâm nghi p nói i n - C ng trình nói ri ng ã tru n d y u v giúp ỡ em suốt trình h c tập Đặc bi t, em xin gửi lời c m n hân th nh ến gi ng viên ThS Lê Minh Đức người ã tận tình hư ng dẫn em ho n th nh án tốt nghi p Hà Nội, ngày… tháng … năm 2019 Sinh viên thực đề tài Phạm Quang Mạnh NHẬN XÉT CỦA GIẢNG VIÊN HƢỚNG DẪN GIẢNG VIÊN HƢỚNG DẪN (Chữ ký, họ tên) NHẬN XÉT CỦA GIẢNG VIÊN PHẢN BIỆN GIẢNG VIÊN PHẢN BIỆN (Chữ ký, họ tên) MỤC LỤC Trang LỜI NĨI ĐẦU DANH MỤC CÁC BẢNG DANH MỤC CÁC HÌNH VẼ PHẦN 1: TỔNG QUAN VỀ VẤN ĐỀ NGHIÊN CỨU PHẦN 2: NỘI DUNG KHÓA LUẬN CHƢƠNG 1: CƠ SỞ LÍ THUYẾT 1.1.Tổng quan v ếm 1.1.1.Phân lo i ếm 1.1.2.M h ếm ồng 1.1.3.M h ếm kh ng ồng 1.1.4.M h ếm vòng 11 CHƢƠNG 2: CÔNG CỤ THIẾT KẾ MẠCH LOGIC CIC-310 VÀ FPGA 14 2.1.Bộ phát tri n m ch CIC-310 14 2.1.1.B ng phát tri n m ch SN-PLDE2 14 2.1.2.B ng thí nghi m SN-PLDE3A .16 C i ặt phần m m Max Plus II .21 22C n v lập trình logic (FPGA) 26 2.2.1.Khái ni m .26 2.2.2.Ứng dụng 26 2.2.3.Phân lo i .26 2.2.4.Quy trình thiết kế FPGA 27 CHƢƠNG 3: THIẾT KẾ CÁC BỘ ĐẾM TRÊN FPGA 30 3.1.Xây d ng ếm mod-N v phân o n gi i mã 30 3.1.1.Xây d ng s khối 30 3.1.2.Xây d ng s m ch nguyên lí 30 3.1.3.Mô ếm mod-N 31 3.1.4.Kết qu t ược 34 3.2.Hi n thị phân o n v i ghép kênh 37 3.2.1.Xây d ng s khối 37 3.2.2.Xây d ng m ch nguyên lí .37 3.2.3.Mô ếm 41 3.2.4.Kết qu t ược 43 3.3.Xây d ng ếm tần số 45 3.3.1.Xây d ng s khối 45 3.3.2.Xây d ng s nguyên lí .46 3.3.3.Mô ếm tần số 48 3.3.4.Kết qu t ược 50 3.4.Xây d ng ếm Jonhson 51 3.4.1.Xây d ng s khối 51 3.4.2.Xây d ng m ch nguyên lí .51 3.4.3.Mô ếm Jonhson 53 3.4.4.Kết qu t ược 54 KẾT LUẬN 56 TÀI LIỆU THAM KHẢO DANH MỤC HÌNH ẢNH Hình 1.1 D ng tổng quát m h ếm (dùng FF) Hình 1.2 Phân lo i ếm Hình 1.3 M h ếm l n ồng bit Hình 1.4 M h ếm xuống ồng bit .6 Hình 1.5 M h ếm lên/xuống ồng bit Hình 1.6 M h ếm l n kh ng ồng bit Hình 1.7 D ng tín hi u xung CK v ầu FF Hình 1.8 M h ếm xuống kh ng ồng bit Hình 1.9 D ng tín hi u m h ếm xuống kh ng ồng bit Hình 1.10 M h ếm lên/xuống kh ng ồng bit mức logic Hình 1.11 M h ếm lên/xuống kh ng ồng bit mức logic Hình 1.12 M h ếm kh ng ồng Module N (N=10) ki u reset 10 Hình 13 M h ếm 10 thiết kế theo ki u ếm 2x5 11 Hình 14 M h ếm 10 thiết kế theo ki u 2x5 ó ầu v o Reset 11 Hình 1.15 M ch hồi tiếp từ QD v JA QD v KA 11 Hình 1.16 M ch hồi tiếp từ D v JA QD v KA 12 Hình 1.17 M ch hồi tiếp từ D v JA QC v KA 12 Hình 1.18 M ch phát dãy xung có số xung ịnh trư c 13 Hình 1.19 M h i u n ho t ộng trình t chu trình 13 Hình 2.1 H thống phát triẻn CPLD/FPGA 14 Hình 2.2 B ng m ch phát tri n m ch SN-PLDE2 15 Hình 2.3 B ng thí nghi m SN-PLDE3A 16 Hình 2.4 Bộ chuy n m ch logic S1-S3 16 Hình 2.5 Hi n thị LED logic 17 Hình Phân ịnh chân cắm hi n thị phân o n 18 Hình 2.7 Hi n thị 16 phân o n 20 Hình 2.8 Ổ cắm hi n thị 16 phân o n 20 Hình Phân ịnh chân cắm LED i m ch m 5x7 21 Hình 2.10 Cửa sổ i ặt MAX+pus II .21 Hình 2.11 Cửa sổ i ặt MAX+pus II .22 Hình 2.12 MAX +plus II License Agreement 22 Hình 2.13 License agreement information 22 Hình 2.14 User information window 23 Hình 2.15 Setup type selection .23 Hình 2.16 First Choose Destination Location 23 Hình 2.17 Second Choose Destination Location 23 Hình 2.18 Third Choose Destination Location 23 Hình 2.19 Select Program Folder 23 Hình 2.20 Start Coping Files 24 Hình 2.21 Question dialog box .24 Hình 2.22 Readme window 24 Hình 2.23 MAX+plus II Manager window 24 Hình 2.24 System Information .25 Hình 2.25 Yêu cầu gửi file b n quy n 25 Hình 2.26 Nhập file b n quy n cho MAX PLUS II .26 Hình 27 Lưu thiết kế FPGA 28 Hình S khối ến bit gi i mã phân o n 30 Hình 3.2 Bộ gi i mã BCD phân o n 30 Hình 3 S nguyên lí ếm bit gi i mã phân o n .31 Hình S ngun lí ếm BCD gi i mã phân o n 31 Hình S gán chân 32 Hình 3.6 Biên dị h hư ng trình 33 Hình 3.7 Màn hình load file 33 Hình S gán chân 34 Hình 3.9 Kết qu thử nghi m ếm bit gi i mã phân o n .35 Hình 3.10 Kết qu th c nghi m ếm BCD gi i mã phân o n 36 Hình 11 S khối m ch ghép kênh hi n thị phân o n .37 Hình 3.12 Bộ ếm nhị phân ghép kênh hi n thị phân o n 38 Hình 3.13 Bi u tượng củ s m ch hình 3.12 38 Hình 3.14 Bộ ếm BCD ghép kênh hi n thị phân o n 39 Hình 3.15 Bi u tượng củ s m ch hình 3.14 39 Hình 3.16 Bộ ếm BCD i u n chặn .40 Hinh 3.17 Bộ gi i mã phân o n .40 Hình 3.18 Bộ ếm ghép kênh BCD gi i mã phân o n v i chốt chặn .41 Hình 3.19 Bi u tượng củ s Hình 20 S m ch hình 3.18 41 chân gán 42 Hình 3.21 Kết qu thử nghi m ếm nhị phân ghép kênh hi n thị phân o n 43 Hình 3.22 Kết qu thử nghi m ếm BCD ghép kênh hi n thị phân o n 44 Hình 3.23 Tr ng th i ầu r ó xung t ộng 44 Hình 3.24 Tr ng th i ầu r ó xung t ộng 45 Hình 25 S khối ếm tần số 45 Hình 3.26 Bộ ếm bit BCD gi i mã phân o n 46 Hình 3.27 Bộ ếm gộp trư c 46 Hình 3.28 Bộ ếm tần số bit 47 Hình 29 S thời gian ếm tần số 47 Hình 30 Chư ng trình nguồn gi i mã hi n thị .48 Hình 3.31 Bộ ếm tần số bit v i Hình 32 S n vị số 48 gán chân ếm tần số chữ số v i n vị số 49 Hình 3.33 Các tr ng th i ầu xoay núm LFQ ADJ 50 Hình 34 S khối m h ếm Jonhson 51 Hình 3.35 M h ếm Jonhson bit 51 Hình 3.36 Gi i mã cho m h ếm Johnson bit 52 Hình 3.37 Bộ ếm Jonhson bit v i gi i mã 52 Hình 38 S thời gian ếm Johnson bit v i gi i mã 53 Hình 3.40 Bộ ếm Jonhson it ồng tăng 53 Hình 41 S thời gian ếm Jonhson it ồng tăng 53 Hình 3.42 Kết qu thử nghi m ếm Jonhson bit v i gi i mã 54 Hình 3.43 Kết qu thử nghi m ếm Jonhson it ồng tăng 55 DANH MỤC BẢNG B ng 1.1 B ng tr ng thái ếm l n ồng bit .4 B ng 1.2 B ng tr ng thái ếm xuống ồng bit B ng 1.3 Tr ng thái m h ếm kh ng ồng module N (N= 10) 10 B ng S công tắ ầu vào logic 17 B ng 2 S chân cắm hi n thị LED logic 18 B ng S bố trí chân máy phát xung 18 B ng S chân cắm bàn phím .19 B ng S chân cắm hi n thị 16 phân o n 20 B ng S chân cắm LED i m ch m 5x7 21 B ng Phân ịnh chân cắm ầu vào/ra CIC-310 32 B ng Phân ịnh chân cắm ầu vào/ra CIC-310 42 B ng 3 Phân ịnh chân cắm ầu vào/ra CIC-310 49 PHẦN 1: TỔNG QUAN VỀ VẤN ĐỀ NGHIÊN CỨU Giới thiệu đề tài nghiên cứu Cùng v i s tiến khoa h c công ngh , thiết bị số tụ ng v tiếp ược ứng dụng ngày rộng rãi mang l i hi u qu cao hầu hết lĩnh v c kinh tế ũng ời sống xã hội Công ngh FPGA ng ng y phổ biến ứng dụng nhi u lĩnh v c sống thiết kế vi m ch tích hợp, xử lí tín hi u số DSP, nhận d ng gi ng nói, thiết bị i n tử ti u ùng… Trong th c tế, ếm ược sử dụng hầu hết thiết bị kĩ thuật số.Chúng ược sử dụng không nh ếm m òn ượ hành thiết bị, phân chia tần số, ũng th o t ùng thiết lập trình t vận v số h c Mục tiêu đề tài Thiết kế, thử nghi m ếm sử dụng FPGA Nội dung nghiên cứu - Tìm hi u v ếm - Tìm hi u v lập trình logic (FPGA) - Thử nghi m ếm sử dụng FPGA Đối tƣợng nghiên cứu Các ếm Phƣơng pháp nghiên cứu Tìm hi u v ếm v FPGA, r phư ng ph p thiết kế.Từ ó h y thử nghi m ếm sử dụng FPGA m ch Logic S1-S3, LTCH cho chuy n m ch xung SWP1-SWP4, C cho máy phát ồng hồ RCOSC2 ầu r I73, v ầu Q0-Q3, C0 t i hi n thị èn LED logi D17-D32 T i thiết kế vào h thống phát tri n CPLD/FPGA CIC310 Ghi l i ho t ộng m ch Bƣớc 5: Chỉnh sửa m h hình 18 Biên dịch gán chân FPGA cho tín hi u I/O thiết bị Lặp l i c Sử dụng chân gán giống c 1, gán bổ sung ầu vào ILTCH cho chuy n m ch xung SWP1-SWP4 v ầu r OVF ến hi n thị èn LED logi D17-D32 3.2.4 Kết đạt đƣợc a) Kết thử nghiệm đếm nhị phân ghép kênhhiển thị phân đoạn: a) b) Hình 3.21 Kết thử nghiệm đếm nhị phân ghép kênh hiển thị phân đoạn Nhận xét: Khi khởi ộng, ếm ếm liên tục hi n thị lên led hình 21 ộ ếm sử dụng m h ếm nhị phân ược ghép nối v i thông qua m ch gi i mã ếm hi n thị theo thứ t 1, 2, 3, 4, 5, 6, 7, 8, 9, a, b, c, d, e, f, ho ến ffff 43 b) Kết thử nghiệm đếm BCD ghép kênh hiển thị phân đoạn: a) b) Hình 3.22 Kết thử nghiệm đếm BCD ghép kênh hiển thị phân đoạn Nhận xét: Kết qu cho th y ếm BCD ghép kênh hi n thị phân ếm liên tục theo thứ t 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, thập phân khác v i ếm nhị phân Khi th i u n thử nghi m tố ộ ếm th ổi tần số o n ho ến 9999 Bộ ến theo h n cách xoay núm ổi c) Kết thử nghiệm đếm BCD hiển thị7 phân đoạn với chốt chặn ghép kênh: Kết qu thử nghi m: a) Xung thứ nh t b) Xung thứ c) Xung thứ Hình 3.23 Trạng thái đầu có xung tác động 44 Khixoay núm LFQ ADJ thử nghi m thời gian lần t th ổi tần số n v tăng ộng xung t thu ược kết qu : a) Xung thứ nh t b) Xung thứ c) Xung thứ Hình 3.24 Trạng thái đầu có xung tác động Nhận xét: Khi khởi ộng, ếm ếm liên tục hi n thị kết qu Led ó xung ồng hồ t ếm lên ộng cách nh n nh nút máy phát xung SWP4 SN-PLDE3A Hình 3.23 kết qu thu ượ l 1, 2, Đâ l kết qu thu ượ t ộng xung liên tục v i kho ng cách thời gi n Khi tăng kho ng cách lần t 3.3 ộng xung kết qu thu ượ l 6, 14, 25 hình 24 Xây dựng đếm tần số Bộ ếm tần số công cụ i n tử phổ biến, m ược sử dụng rộng rãi tần số tín hi u ầu vào thời gian 3.3.1 Xây dựng sơ đồ khối S khối m h ếm tần số: Hình 3.25 Sơ đồ khối đếm tần số 45 o 3.3.2 Xây dựng sơ đồ nguyên lí a) Tín hiệu đầu vào: Tín hi u ầu vào bao gồm: ầu vào FRQS0, FRQS1, FRQS2, xung clock FRQINP, xung 20MHz b) Bộ đếm bit BCD phân đoạn giải mã: Hình 3.26 Bộ đếm bit BCD giải mã phân đoạn c) Bộ đếm gộp trước: Hình 3.27 Bộ đếm gộp trƣớc d) Bộ đếm tần số: Độ xác ếm tần số l ượ x xung ếm Bộ t o xung ếm hình3.28 l ịnh tính xác ược l y từ gi o ộng bán dẫn ó ộ xác20 MHz theo sau m ch lật Flip-Flop T (bộ chia 2), phân chia 1000 tần số chia DIV10K, v s u ó l m ch lật Flip-Flop T Bộ t o 46 xung ếm Hz l ược áp dụng ho ầu vàoCKEN ếm tiến thập phân chữ sô4DLRSCN7 Bi u thời gi n ược th hi n hình 3.29 Hình 3.28 Bộ đếm tần số bit Hình 3.29 Sơ đồ thời gian đếm tần số e) Bộ đơn vị hiển thị: C i m thập phân hi n thị èn LED ược sử dụng tần sốHz, KHz, MHz Bộ gi i mã hình3.30(3to8dec.tdf) 47 ho n vị n vị hi n thị Hình 3.30 Chƣơng trình nguồn giải mã hiển thị f) Sơ đồ ngun lí Bộ ếm tần số bit hình3.31 cung c p thời gi n ếm là0.1 giây hoặ giâ ếm thời gian Khi l a ch n0.1 giây, tố ộ ếm nh nh ộ phân gi i chỉ10Hz Đối v i ộ phân gi i1 Hz, giây ph i ược l a ch n Hình 3.31 Bộ đếm tần số bit với đơn vị số 3.3.3 Mô đếm tần số Bƣớc 1: Xây d ng ếm tần số hình 3.31 Biên dịch gán chân FPGA cho tín hi u I/O thiết bị ếm tần số hình 32 48 Hình 3.32 Sơ đồ gán chân đếm tần số chữ số với đơn vị số Bảng 3.3 Phân định chân cắm đầu vào/ra CIC-310 Tên đầu vào/ra FPGA LED hiển thị Công tắc Máy phát xung Hiển thị phân đoạn FRQS0 P01 D1 S1-1 FRQS1 P02 D2 S1-2 Đầu FRQS2 P03 vào FRQINP P31 SWP-1 20MHz P12 SWP-2 SA P13 Segd0 AB P14 Segd1 SC P15 Segd2 SD P16 Segd3 SE P18 Segd4 SF P19 Segd5 SG P20 Segd6 Đầu SC0 P79 SC4 SC1 P78 SC3 SC2 P77 SC2 SC3 P76 SC1 CNTD P55 D17 LTRS P57 D19 OVF P58 D20 FIN P60 D21 Bƣớc 2: Thiết lập DIG PARALLEL-SERIAL SEGMENT DISPLAY cho ki u nối tiếp, kết nối SC1 ến P76, SC2 ến P77, SC3 ến P78, SC4 ến P79, SC5 ến P08, 49 SC6 ến P09 sử dụng ầu nối dây nhẩ (jumper ps) Đặt ầu nối dây nhẩy LF vào vị trí I73 JP17 vị trí I31 JP15 Bật núm LFQ ADJ HFQ ADJ cho hi n thị ổn ịnh Ghi l i ho t ộng chữ số ếm tần số Bƣớc 3: Quan sát ghi l i ho t ộng m ch 3.3.4 Kết đạt đƣợc kết qu thử nghi m ếm tần số: a) b) c) d) e) f) Hình 3.33 Các trạng thái đầu xoay núm LFQ ADJ Nhận xét: Khi xoay núm LFQ ADJ thí nghi m từ ph i sang trái ếm ếm ược s th ổi tần số hi n thị kết qu lên lde Hình 3.33a ứng v i vị trí núm tận bên ph i giá trị tần số o ược hi n thi Tiếp tục xoay núm tần số o ượ tăng l n 2, 4, 6, 10, 29 50 3.4 Xây dựng đếm Jonhson Bộ ếm Jonhson hay g i ếm vòng ược sử dụng nhi u lĩnh v c vận hành thiết bị, i u n tuần t 3.4.1 Xây dựng sơ đồ khối S khối ếm Jonhson ược th hi n hình 34 Hình 3.34 Sơ đồ khối mạch đếm Jonhson 3.4.2 Xây dựng mạch nguyên lí a) Tín hiệu vào: Tín hi u vào gồm: ầu vào thiết lập l i rst, ầu v o xung ồng hồ c b) Mạch đếm Jonhson: Hình 3.35 cho th y m h ếm Johnson it Trong ó ếm D m ch lật (flip-flops) ược kết nối nối tiếp th ổi ghi, v i ầu bù Q m ch lật (flip-flop) cuối ùng ượ ghép s u ho ầu v o ầu tiên Một ếm Johnson Nbit có 2N tr ng th i ầu Hình 3.35 Mạch đếm Jonhson bit 51 c) Bộ giải mã cho mạch đếm Jonhson: Các tập tin 5rctdd.tdf th hi n hình 3.36 gi i mã ược sử dụng cho gi i mã kết qu ầu m h ếm Johnson bit Hình 3.36 Giải mã cho mạch đếm Johnson bit d) Mạch nguyên lí đếm Jonhson: Kết hợp m ch hình 3.35 3.36, ếm Johnson bit v i gi i mã ược xây d ng hình 37 Một vịng ếm i n hình v i gi i mã CMOS CD4017 o ó l m t ộ ếm thập tiến v i 10 ầu gi i mã v rộng rãi ứng dụng ộ ếm tần số v i u n tuần t Hình 3.37 Bộ đếm Jonhson bit với giải mã 52 ược sử dụng Hình 3.38 Sơ đồ thời gian đếm Johnson bit với giải mã Bộ ếmJohnson ũng ó th th c hi n i n h th ổi thông tin ph n hồi Hình3.39 cho th y ếm bit ồng tăng v i ộ dài chu trình T t c NOR cổng ầu bị ràng buộc v i ược nh t t t c ó ộ dài chu trình khơng có nguồn ầu r ược thu thập cổng ầu v o ầu trênD0 C ầu r l 0, S ầu vàoD0 nhận thời gi n ược th hi n hình 3.40 Hình 3.40 Bộ đếm Jonhson bit đồng tăng Hình 3.41 Sơ đồ thời gian đếm Jonhson bit đồng tăng 3.4.3 Mô đếm Jonhson Bƣớc 1:Xây d ng ếm Johnson bit th hi n hình 3.35 53 Bƣớc 2: Biên dịch gán chân FPGA cho tín hi u I/O thiết bị B n có th g n ho ồng hồ ( ) ầu vào thiết lập l i (rst) chuy n m ch logic S1-S3, ầu vào máy phát xung SWP1-SWP4 hoặ m ph t ồng hồ RCOSC2 ầu I73, ếm ầu cho hi n thị èn LED logi D17-D32 Nếu I73 ược ch n, ặt ầu nối dây nhẩy LF vị trí I73 JP17 bật núm LFQ ADJ cho s th ổi nhìn th ược tr ng th i ầu ra.Thiết kế t i vào h thống phát tri n CPLD/FPGA CIC-310 Ghi l i ho t ộng m ch Bƣớc 3: Xây d ng ếm Jonhson bit gi i mã th hi n hình 3.7 lặp l i c Bƣớc 4: Xây d ng ếm Jonhson ồng tăng it th hi n hình 3.39 lặp l i c 3.4.4 Kết đạt đƣợc a) Kết thử nghiệm đếm Jonhson bit với giải mã: a) d) b) e) c) f) d) g) Hình 3.42 Kết thử nghiệm đếm Jonhson bit với giải mã Nhận xét: Bộ ếm jonhson bit v i gi i mã ếm liên tục hi n thị lên èn le , èn s ng ần từ trái qua ph i th hi n ho xung ượ ếm Khi s ng ến led cuối ếm lặp l i ếm sáng từ èn ầu tiên t o th nh vòng ếm tuần t 54 Khi th tố ổi tần số n cách xoay núm LFQ ADJ thử nghi m ộ ếm ếm tăng theo ộ l n tần số n b) Kết thử nghiệm đếm Jonhson bit đồng tăng: a) d) b) e) c) f) Hình 3.43 Kết thử nghiệm đếm Jonhson bit đồng tăng Nhận xét: Bộ ếm jonhson it ồng tăng ầu bị thu thập cổng NOR cổng bị ràng buộc v i ầu v o ầu tiên nên t ộng xung cách nh n nút SWP4 ếm m i th c hi n ếm hi n thị èn s ng Khi liên tiếp nh n nh nút SWP4 thử nghi m èn s ng li n xung tác ộng v èn s ng từ trái qua ph i lặp l i liên tụ 55 ho ến dừng t ộng KẾT LUẬN Sau thời gian nghiên cứu th c hi n ã ho n th nh ược mụ ti u thiết kế số ếm sử dụng FPGA thử nghi m phát tri n CIC-310 Những kết qu ã t ược: + Thiết kế, thử nghi m ếm mod-N phân o n gi i mã, ếm hi n thị phân o n v i ghép kênh, ếm tần số, ếm Jonhson + Nắm ượ n v thiết kế lập trình FPGA + Hi u rõ v h thống phát tri n CIC-310 Phư ng hư ng phát tri n t i tu ng l i: + Nghiên cứu thử nghi m ếm chia, ếm mod-M 56 TÀI LIỆU THAM KHẢO L Minh Đức, Bài gi ng “thiết kế hệ thống số” NXB Lâm Nghi p Giáo trình “kĩ thuật số mạch logic” NXB Hà Nội Nguy n Kim Giao, “kỹ thuật điện tử số” NXB Đ i h c Quốc gia Hà Nội https://tailieu.vn/tag/thiet-ke-mach-dem.html https://voer.edu.vn/m/fpga/cde463c2 57 ... lần: + Kết nối d ng bẻ cầu chì + Sử dụng cổng logic truy n thống 2.2.4 Quy trình thiết kế FPGA Dư i â l qu trình thiết kế FPGA, sử dụng công cụ phần m m thiết kế ISE a) Yêu cầu chung thiết kế FPGA: ... cơng cụ phần m m phù hợp ) Lưu thiết kế FPGA 27 Hình 2.27 Lƣu đồ thiết kế FPGA Quá trình thiết kế cho FPGA chủ yếu th c hi n công cụ phần m m, lưu thiết kế chung cho FPGA (ví dụ sử dụng phần m m... bao gồm c sau: Design Entry (Nhập thiết kế) : Các công cụ thiết kế cho phép nhập thiết kế theo cách sau: + Nhập thiết kế theo s nguyên lý Schematic + Nhập thiết kế sử dụng ngôn ngữ mô t phần cứng