Nghiên cứu thiết kế thử nghiệm bộ nhân 8 bit sử dụng FPGA

LỜI NÓI ĐẦU Thế kỉ 21 kỉ thông tin kĩ thuật số với phát triển ứng dụng rộng rãi vi xử lý.Bằng vào việc đưa sức mạnh kĩ thuật số vào thực tiễn,các vi xử lý ngày thay đổi cách sống xã hội lồi người.Khóa điện tử,máy điện thoại,…của ngày thông minh hơn,mạnh mẽ nhanh nhờ xử lý Với phát triển khoa học công nghệ ngày nay, thực phép tính số học ngày trở nên đơn giản.Một số ALU(Arithmetic Logic Unit), thành phần cấu tạo CPU Với tính linh động cao trình thiết kế cho phép FPGA giải lớp toán phức tạp mà trước thực nhờ phần mềm máy tính, ngồi nhờ mật độ cổng logic lớn FPGA ứng dụng cho tốn địi hỏi khối lượng tính toán lớn dùng hệ thống làm việc theo thời gian thực Từ vấn đề em chọn cho đề tài “Nghiên cứu, thiết kế thử nghiệm nhân bit sử dụng FPGA” Nội dung khóa luận bao gồm chương: Chƣơng 1: Cơ sở lý thuyết Chƣơng 2: Công cụ thiết kế mạch logic CIC-310 FPGA Chƣơng 3: Thiết kế nhân bit FPGA Trong q trình làm khóa luận trình độ hiểu biết em có hạn thời gian thực ngắn nên nội dung khóa luận khơng tránh khỏi sai sót Vì em mong có hướng dẫn bảo thầy bạn để đề tài khóa luận em hoàn thiện Em xin chân thành cảm ơn thầy cô trường Đại học Lâm nghiệp nói chung thầy khoa Cơ điện - Cơng trình nói riêng truyền dạy kinh nghiệm quý báu giúp đỡ em suốt trình học tập Đặc biệt, em xin gửi lời cảm ơn chân thành đến giảng viên ThS Lê Minh Đức người tận tình hướng dẫn em hồn thành khóa luận tốt nghiệp Hà Nội, ngày 10 tháng năm 2018 Sinh viên thực đề tài Lê Xuân Vũ NHẬN XÉT (Của giảng viên hƣớng dẫn) GIẢNG VIÊN HƢỚNG DẪN NHẬN XÉT (Của giảng viên phản biện) GIẢNG VIÊN PHẢN BIỆN MỤC LỤC LỜI NÓI ĐẦU DANH MỤC CÁC BẢNG DANH MỤC CÁC HÌNH VẼ Trang PHẦN 1: TỔNG QUAN VỀ VẤN ĐỀ NGHIÊN CỨU PHẦN 2: NỘI DUNG KHÓA LUẬN CHƢƠNG 1: CƠ SỞ LÝ THUYẾT 1.1 Khái quát nhân số học CPU 1.2.Trình tự thiết kế CHƢƠNG 2: CÔNG CỤ THIẾT KẾ MẠCH LOGIC CIC-310 VÀ FPGA 2.1 Bộ phát triển mạch CIC-310 2.1.1 Bảng phát triển SN-PLDE2 2.1.2 Bảng thí nghiệm SN-PLDE3A 2.2 Cơ lập trình logic(FPGA) 17 2.2.1 Khái niệm 17 2.2.2 Ứng dụng 18 2.2.3 Phân loại 19 2.2.4.Quy trình thiết kế FPGA 19 CHƢƠNG 3: THIẾT KẾ BỘ NHÂN BIT TRÊN FPGA 22 3.1 Xây dựng sơ đồ khối,cấu trúc 22 3.2 Xây dựng mạch nguyên lý sử dụng FPGA 23 3.3 Mô chạy thử nghiệm 30 KẾT LUẬN 33 DANH MỤC TÀI LIỆU THAM KHẢO 34 DANH MỤC CÁC BẢNG Bảng 2.1: Sơ đồ công tắc đầu vào logic 10 Bảng 2.2: Sơ đồ chân cắm hiển thị LED logic 11 Bảng 2.3: Sơ đồ chân cắm hiển thị phân đoạn chữ số 12 Bảng 2.4: Sơ đồ bố trí chân máy phát điện xung .13 Bảng 2.5: Sơ đồ bàn phím ma trận 14 Bảng 2.6: Sơ đồ chân cắm hiển thị 16 phân đoạn 15 Bảng 2.7: Sơ đồ chân cắm LED điểm chấm 5x7 16 Bảng 2.8: Sơ đồ chân cắm LCD 2021 .17 Bảng 3.1: Sơ đồ phân định chân cắm đầu vào/ra CIC-310 28 Bảng 3.2: Bảng trạng thái 30 DANH MỤC CÁC HÌNH VẼ Hình 1.1: Các bước thiết kế Hình 2.1: Hệ thống phát triển CPLD/FPGA .6 Hình 2.2: Bảng mạch phát triển mạch SN-PLDE2 .7 Hình 2.3: Bảng thí nghiệm SN-PLDE3A Hình 2.4: Bộ chuyển mạch Logic S1-S3 10 Hình 2.5: Hiển thị LED logic 11 Hình 2.6: Phân định chân cắm hiển thị phân đoạn 11 Hình 2.7: Mã vận hành hiển thị phân đoạn chữ số 13 Hình 2.8: Hiển thị 16 phân đoạn .15 Hình 2.9: Ổ cắm hiển thị 16 phân đoạn .15 Hình 2.10: Phân định chân cắm LED điểm chấm 5x7 16 Hình 2.11: Ổ cắm LED điểm chấm 5x7 JP22 chọn lọc điểm chấm JP24 16 Hình 2.12: Bộ kết nối LCD2021 .17 Hình 2.13: Cấu trúc tổng thể FPGA 18 Hình 2.14: Khối logic FPGA 18 Hình 2.15: Lưu đồ thiết kế FPGA .20 Hình 3.1: Sơ đồ khối nhân bit 22 Hình 3.2: Tạo file thiết kế 23 Hình 3.3: Lấy linh kiện .24 Hình 3.4: Sơ đồ nguyên lý nhân bit 25 Hình 3.5: Hộp thoại thiết bị .26 Hình 3.6: Hộp thoại lựa chọn loại thiết bị 26 Hình 3.7: Hộp thoại lựa chọn tốc độ biên dịch 27 Hình 3.8: Biên dịch kiểm tra lỗi thiết kế 27 Hình 3.9: Phân định chân cắm MAX+plus II 30 Hình 3.10: Trạng thái đầu vào/ra 30 GVHD: ThS Lê Minh Đức SVTH: Lê Xuân Vũ PHẦN 1: TỔNG QUAN VỀ VẤN ĐỀ NGHIÊN CỨU Giới thiệu công nghệ FPGA Hiện với phát triển Khoa học – Cơng nghệ, thay phải giải toán phức tạp tay vừa lâu mà kết chưa xác sử dụng phần mềm để giải cách nhanh chóng đơn giản độ xác cao so với giải tay Công nghệ FPGA có lẽ khơng cịn xa lạ chúng ta, lẽ ứng dụng phổ biến (như thiết bị điện tử tiêu dùng, thiết kế vi mạch tích hợp, xử lý tín hiệu số DSP, nhận dạng giọng nói, hàng khơng vũ trụ quốc phòng, …), kể lĩnh vực người khó khơng thể tiếp xúc Cơng nghệ FPGA sử dụng để giải vấn đề tính tốn Điều chứng minh thực tê FPGA sử dụng để thực vi xử lý mềm, chẳng hạn Xillinx MicroBlaze Altera Nios II Lợi nằm chỗ chúng đơi nhanh đến đáng kể với số ứng dụng tính chất song song tối ưu chúng mặt số cổng sử dụng cho quy trình định Ngồi ra, cơng nghệ FPGA sử dụng việc tăng tốc phần cứng, nơi sử dụng FPGA để tăng tốc phần định thuật toán chia sẻ phần tính tốn FPGA xử lý chung Mục tiêu đề tài: Thiết kế thử nghiệm nhân bit sử dụng FPGA Nội dung nghiên cứu:  Tìm hiểu nhân số học bit  Tìm hiều lập trình logic (FPGA)  Thử nghiệm nhân số học bit sừ dụng FPGA Đối tƣợng nghiên cứu: Bộ nhân bit Phƣơng pháp nghiên cứu: Tìm hiểu nhân số học bit FPGA, đưa phương pháp thiết kế Từ chạy thử nghiệm nhân số học bit sử dụng FPGA GVHD: ThS Lê Minh Đức SVTH: Lê Xuân Vũ PHẦN 2: NỘI DUNG KHÓA LUẬN CHƢƠNG 1: CƠ SỞ LÝ THUYẾT 1.1 Khái quát nhân số học CPU CPU (Central Processing Unit) xử lý trung tâm, mạch điện tử máy tính, thực câu lệnh chương trình máy tính cách thực phép tính số học, logic, so sánh hoạt động nhập/xuất dự liệu(Input/Output) mã lệnh CPU cấu tạo thành phần chính: + Khối điều khiển (CU - Control Unit) + Khối số học logic (ALU - Arithmetic Logic Unit) + Thanh ghi (Registers) - Khối điều khiển (Control Unit) vi xử lý có nhiệm vụ thơng dịch lệnh chương trình điều khiển hoạt động xử lý, điều tiết xác xung nhịp đồng hồ theo hệ thống Mạch xung nhịp đồng hồ hệ thống dùng để đồng thao tác xử lý CPU theo khoảng thời gian không đổi Khoảng thời gian chờ hai xung gọi chu kỳ xung nhịp Tốc độ theo xung nhịp hệ thống tạo xung tín hiệu chuẩn thời gian gọi tốc độ xung nhịp - tốc độ đồng hồ tính triệu đơn vị giây – MHz - Thanh ghi (Register): có nhiệm vụ ghi lại mã lệnh trước xử lý xuất kết sau xử lý - Bộ số học logic (ALU – Arithmetic Logic Unit): có chức thực lệnh đơn vị điều khiển xử lý tín hiệu, thực phép tính số học (+, -, *, /) hay phép tính logic (so sánh lớn hơn, nhỏ hơn…) + Phép cộng: Cộng hai số bit hệ nhị phân theo quy tắc: 0+0=0 Ví dụ: 0011 0+1=1 + 0010 1+0=1 0101 + = nhớ GVHD: ThS Lê Minh Đức SVTH: Lê Xuân Vũ + Phép trừ: Trừ hai số bit hệ nhị phân theo quy tắc: 0–0=0 Ví dụ: 0111 – = mượn – 0101 1–0=1 0010 1–1=0 + Phép chia: Phép chia hai số bit hệ nhị phân theo quy tắc: 0/0=0 1010 101 Ví dụ: 101 10 1/1=1 00 + Phép nhân: Với hai số nhị phân A B nhân với tích số thành phần: với số B, tích với số A tính viết xuống hàng mới, hàng phải chuyển dịch vị trí sang bên trái, cho số cuối bên phải đứng cột với vị trí số B dùng Tổng tích thành phần cho ta kết tích số cuối Phép nhân tuân theo quy tắc sau: 0x0=0 Ví dụ: 0111 0x1=0 x 0101 1x0=0 0111 1x1=1 0000 0111 0000 0100011 Trong phép toán số học (cộng, trừ, nhân, chia), thuật toán bắt đầu cách gọi phép toán ALU đoạn LS tốn hạng, tạo phần LS bit thực Thuật toán ghi phần lưu trữ định, máy trạng thái xử lý thường lưu trữ bit thực ghi trạng thái ALU Thuật toán sau tiến tới đoạn sưu tập toán hạng gọi hoạt động ALU đoạn với bit mang lưu trữ từ thao tác ALU trước đó, tạo phần khác (quan trọng hơn) thực bit Như trước đây, bit nhớ lưu vào ghi trạng thái phần ghi vào nhớ GVHD: ThS Lê Minh Đức SVTH: Lê Xuân Vũ định Quá trình lặp lại tất đoạn toán hạng xử lý, dẫn đến sưu tập partials hoàn chỉnh nhớ Bộ số học logic (ALU) thiết kế để thực chức phức tạp hơn, độ phức tạp mạch cao hơn, chi phí, mực tiêu thụ kích thước lơn làm cho điều không thực tế nhiều trường hợp Do đó, ALU thường giới hạn hàm đơn giản thực thi tốc độ cao (sự chậm trễ truyền dẫn ngắn) mạch xử lý bên chịu trách nhiệm thực hàm phức tạp cách phối hợp chuỗi hoạt động ALU đơn giản Trong tính tốn số học số nguyên, số học nhiều độ xác thuật toán hoạt động số nguyên lớn kích thước từ ALU Để làm điều này, thuật toán xử lý toán hạng sưu tập theo thứ tự đoạn kích thước ALU, xếp từ quan trọng (MS) đến quan trọng (LS) ngược lại Trường hợp ALU bit, số nguyên 24 bit: 0x123456 coi tập hợp bao gồm đoạn bit: 0x12 (MS), 0x34 0x56 (LS) Vì kích thước mảnh khớp xác với kích thước từ ALU, ALU hoạt động trực tiếp toán tử Thuật toán sử dụng ALU để hoạt động trực tiếp đoạn toán hạng cụ thể tạo đoạn tương ứng kết đo độ xác Mỗi phần, tạo, ghi vào vùng lưu trữ liên quan định cho kết có độ xác nhiều Quá trình lặp lại cho tất đoạn toán hạng để tạo tập hợp partials hồn chỉnh, kết phép tốn đa số xác GVHD: ThS Lê Minh Đức SVTH: Lê Xuân Vũ b) Lưu đồ thiết kế FPGA Hình 2.15: Lƣu đồ thiết kế FPGA Quá trình thiết kế cho FPGA chủ yếu thực công cụ phần mềm, lưu đồ thiết kế chung cho FPGA (ví dụ sử dụng phần mềm ISE) hình 2.15, bao gồm bước sau:  Design Entry (Nhập thiết kế): Các công cụ thiết kế cho phép nhập thiết kế theo cách sau: + Nhập thiết kế theo sơ đồ nguyên lý Schematic + Nhập thiết kế sử dụng ngôn ngữ mô tả phần cứng HDL (VHDL, Verilog, ABEL, AHDL, …) +Nhập thiết kế dạng sơ đồ  Design Verification (Kiểm tra, mô thiết kế): Thực kiểm tra, mô chức hoạt động thiết kế HDL tạo  Design Synthesis (Tổng hợp thiết kế): Sau hồn thành mơ thiết kế, tiến hành chuyển thiết kế dạng file văn HDL thành dạng file netlist, thực mô tả mạch thực mức thấp dạng cổng logic kết nối chúng với 20 GVHD: ThS Lê Minh Đức SVTH: Lê Xuân Vũ  Design Implementation (Thực thiết kế): Xây dựng cấu hình cho FPGA, sử dụng file netlist file ràng buộc “contraints File” (mô tả nguyên tắc thiết kế, ràng buộc vật lý gán vị trí cho đầu vào/ra chip, ràng buộc tốc độ, thời gian, tần số,…) để sửa tạo thiết kế sử dụng tài nguyên có sẵn FPGA Bước bao gồm bước: Translate (Biên dịch), Map (Phân bố thiết kế vào chip), Place and Route (Định vị định tuyến kết nối) + Translate (Biên dịch): Kiểm tra thiết kế đảm bảo netlist phù hợp với kiến trúc chọn, kiểm tra file ràng buộc “contraints File” người sử dụng để phát lỗi mâu thuẫn với tham số chip chọn + Map (Phân bố thiết kế vào chip): Tạo phân bố thiết kế tới tài nguyên cụ thể FPGA + Place and Route – PAR (Định vị định tuyến kết nối): Lựa chọn vị trí phù hợp khối chức thiết kế đưa cổng logic phần vào khối logic hay modul cụ thể FPGA sở tối ưu việc kết nối đảm bảo ràng buộc thời gian Những phần logic hoạt động tốc độ cao xếp cạnh để giảm độ dài đường kết nối  Timing Simulation (Mơ có tham số thời gian): Bắt đầu thực mô thiết kế mức cổng logic định vị trí định tuyến FPGA  Configuration (Cấu hình): + Create Bit File: Tạo file “bitstream” để nạp vào nhớ cấu hình FPGA (thường nhớ tạm thời SRAM) + Download (iMPACTE): Gọi chương trình điều khiển việc nạp cấu hình, thực kết nối thiết bị nạp (cáp nạp) đến FPGA nạp file cấu hình cho FPGA 21 GVHD: ThS Lê Minh Đức SVTH: Lê Xuân Vũ CHƢƠNG 3: THIẾT KẾ BỘ NHÂN BIT TRÊN FPGA 3.1 ây dựng sơ đồ khối cấu trúc Đối với ứng dụng tính tốn tốc độ cao, phương pháp số nhân ROM sử dụng Trong phương pháp này, ROMs sử dụng bảng tìm thấy Sản phẩm hai số bit A7-A0 B7-B0 có tức thời đầu P15P0 Các đầu P15-P0 thực P15-P0 = (A7-A0)x(B7-B0) = ((A7-A4)x24)+A3-A0)x((B7-B4)x24+B3-B0) =((A7-A4)x(B7-B4))x28+((A7-A4)x(B3-B0)+(A3-A0)x(B7-B4))x24+(A3A0)x(B3-B0) Để thực phương trình trên, số nhân bit cộng yêu cầu Số bị nhân nhân sử dụng để điều khiển dòng địa PROMS Các nội dung PROMs, phần sản phẩm, trình bày dịng liệu bổ sung cộng 8-bit 12-bit Sau sản phầm cuối xuất đầu P15-P0 Hình 3.1: Sơ đồ khối nhân bit 22 GVHD: ThS Lê Minh Đức 3.2 SVTH: Lê Xuân Vũ ây dựng mạch nguyên l sử dụng FPGA Để xây dụng mạch nguyên lý ta thực phần mềm MAX PLUS II : Bước 1: Tạo thiết kế file + Khởi động MAX+plus II, mở Menu File chọn thư mục Project\Name Trong hộp thoại Directories chọn thư mục cần lưu thiết kế Sau đó, nhập nhân bit hộp thoại Project Name nhấn OK(như hình 3.2-a) + Chọn thư mục New từ menu File cửa sổ lên chọn định dạng soạn thảo Graphic Editor file sau nhấn OK(như hình 3.2-b) a) Cửa sổ Project Name b) Cửa sổ New Hình 3.2: Tạo file thiết kế Bước 2: Lấy linh kiện thiết kế Trong cửa sổ Graphic Editor file nhấn đúp vào khoảng trống để mở cửa sổ chọn thư mục chứa linh kiện Tại mục Symbol Libraries chọn theo đường dẫn C:\maxplus2\max2lib Phía mục Symbol File tìm linh kiện cần tìm sau nhấn chọn nhấn OK(như hình 3.3-a) Linh kiện chọn hiển thị cửa sổ thiết kế (như hình 3.3-b) 23 GVHD: ThS Lê Minh Đức SVTH: Lê Xuân Vũ a) Cửa sổ lựa chọn linh kiện b) Hiển thị linh kiện lên cửa sổ Hình 3.3: Lấy linh kiện 24 GVHD: ThS Lê Minh Đức SVTH: Lê Xuân Vũ Bước 3: Tạo đầu vào/ra, cổng nối dây + Để lấy đầu vào/ra cho linh kiện, nhấp đúp vào khoảng trống hình để mở cửa sổ Enter Symbol, từ hộp thoại Symbol Libraries chọn theo đường dẫn C:\maxplus2\max2lib\prim, hộp thoại Symbol File chọn input\output, and2, not, gnd bấm OK để lấy đầu vào\ra, cổng and, not, gnd cho thiết kế + Đưa chuột tới chân linh kiện trỏ xuất dấu cộng nhấn giữ chuột trái kéo tới điểm cần nối nhả chuột Bước 4: Đổi tên đầu vào/ra + Nhấn đúp vào biểu tượng PIN_NAME để thay đổi tên kết hình 3.4 Hình 3.4: Sơ đồ nguyên lý nhân bit Bước 5: Chọn thiết bị lựa chọn loại thiết bị + Từ menu Assign chọn Device, cửa sổ mở Chọn FLEX8000 cho nhóm thiết bị EPF8282ALC 84-4 cho loại thiết bị bấm OK(hiển thị hình 3.5) 25 GVHD: ThS Lê Minh Đức SVTH: Lê Xuân Vũ Hình 3.5: Hộp thoại thiết bị + Chọn thư mực Global Project Device Option từ meni Assign để mở cửa sổ Tiếp theo chọn thư mục Passive Serial hộp thoại Congiguration xóa tất danh mục đánh dấu X Reserve mơi trường Tri-State Sau nhấn OK(hiển thị hình 3.6) Hình 3.6: Hộp thoại lựa chọn loại thiết bị Bước 6: Chọn tốc độ biên dịch + Vào thư mục Global Logic Synthesis từ menu Assign để mở hộp thoại Global Project Logic Synthesis Chọn FAST hộp thoại Global Project Synthesis Style ấn nút OK(như hình 3.7) 26 GVHD: ThS Lê Minh Đức SVTH: Lê Xuân Vũ Hình 3.7: Hộp thoại lựa chọn tốc độ biên dịch Bước 7: Lưu giữ kiểm tra thiết kế + Từ menu File chọn thư mục Project Save & Check để kiểm tra lưu giữ thiết kế Cửa số Complier hiển thị hình 3.8-a, báo khơng có lỗi tiếp tục nhấn OK nhấn Start chạy kiểm tra hình 3.8-b a) Cửa sổ kiểm tra lưu trữ thiết kế b) Cửa sổ biên dịch Hình 3.8: Biên dịch kiểm tra lỗi thiết kế 27 GVHD: ThS Lê Minh Đức SVTH: Lê Xuân Vũ Bước 8: Phân định chân cắm cho thiết bị + Vào trình đơn MAX+plus II chọn thư mục Floorplan Editor Chọn thư mục Device View từ Layout Tương tự chọn Current Assignments Floorplan menu Layout + Tiếp theo kéo thả chân vào ô tương ứng dựa theo bảng phân định chân cắm đầu vào/ra bảng 3.1 để hình 3.9: Bảng 3.1: Sơ đồ phân định chân cắm đầu vào/ra CIC-310 Tên đầu FPGA LED hiển vào/ra Đầu vào Công tắc thị xung a7 P01 S1-1 a6 P02 S1-2 a5 P03 S1-3 a4 P04 S1-4 a3 P06 S1-5 a2 P07 S1-6 a1 P08 S1-7 a0 P09 S1-8 b7 P34 S2-1 b6 P35 S2-2 b5 P36 S2-3 b4 P37 S2-4 b3 P39 S2-5 b2 P40 S2-6 b1 P41 S2-7 b0 P42 S2-8 nclr P43 S3-1 start P44 S3-2 clk P84 S3-3 c15 P55 D17 c14 P56 D18 28 Máy phát SWP4 GVHD: ThS Lê Minh Đức Đầu SVTH: Lê Xuân Vũ c13 P57 D19 c12 P58 D20 c11 P60 D21 c10 P61 D22 c9 P62 D23 c8 P63 D24 c7 P64 D25 c6 P65 D26 c5 P66 D27 c4 P67 D28 c3 P69 D29 c2 P70 D30 c1 P71 D31 c0 P72 D32 29 GVHD: ThS Lê Minh Đức SVTH: Lê Xuân Vũ Hình 3.9: Phân định chân cắm MAX+plus II 3.3 Mô chạy thử nghiệm Bảng 3.2: Bảng trạng thái Đầu a0 a1 a2 a3 a4 a5 a6 a7 b0 b1 b2 b3 b4 b5 b6 b7 vào 1 1 0 1 0 1 Đầu c0 c1 c2 c3 c4 c5 c6 c7 c8 c9 c10 c11 c12 c13 c14 c15 0 0 0 0 0 1 a) LED đầu vào b) LED đầu Hình 3.10: Trạng thái đầu vào/ra 30 GVHD: ThS Lê Minh Đức SVTH: Lê Xuân Vũ Áp dụng xung đồng hồ cách nhấn nhả nút máy phát xung SWP4 SN-PLDE3A Ta thu kết sau: + Trường hợp đưa xung CLK vào lần thứ nhất: Hình 3.11: Trạng thái đầu có xung CLK thứ + Trường hợp đưa xung CLK vào lần thứ 2: Hình 3.12: Trạng thái đầu có xung CLK thứ + Trường hợp đưa xung CLK lần thứ 3: Hình 3.13: Trạng thái đầu có xung CLK thứ + Trường hợp đưa xung CLK lần thứ 4: Hình 3.14: Trạng thái đầu có xung CLK thứ Gán lại đầu CLK để máy phát đồng hồ RCOSC2 đẩu I73 Đặt đầu nối dây nhảy “jumper caps” LF vị trí 73 xoay núm LFQ ADJ thu kết sau: 31 GVHD: ThS Lê Minh Đức SVTH: Lê Xuân Vũ Hình 3.15: Máy phát đồng hồ RCOSC2, I73 LFQ ADJ Hình 3.16: Trạng thái đầu chƣa xoay núm LFQ ADJ a) b) c) Hình 3.17: Các trạng thái đầu sau xoay núm LFQ ADJ  Nhận xét: Sau tiến hành thực chạy thử nghiệm nhân bit sử hệ thống phát triển CIC-310 thu kết hồn tồn với lý thuyết 32 GVHD: ThS Lê Minh Đức SVTH: Lê Xuân Vũ KẾT LUẬN Sau nghiên cứu thực đề tài, hoàn thành mục tiêu đề thiết kế nhân bit sử dụng FPGA thực việc thử nghiệm hệ thống phát triển CIC-310  Những kết đạt được: + Hiểu rõ hệ thống phát triển CIC-310 + Nắm bắt công nghệ FPGA nhân bit + Vận dụng kiến thức học để thiết kế nhân bit thử nghiệm thành cơng  Những hạn chế cịn tồn tại: + Trình độ kinh nghiệm cịn hạn chế nên chưa thể phát triển đề tài tốt  Hướng phát triển đề tài: + Nghiên cứu thiết kế thử nghiệm nhân 16 bit sở nhân bit 33 GVHD: ThS Lê Minh Đức SVTH: Lê Xuân Vũ DANH MỤC TÀI LIỆU THAM KHẢO Học viện kỹ thuật quân (2001), Thiết kế Logic số, tài liệu lưu hành nội Sử dụng Max+plus II mô mạch logic trước chế tạo http://kdientu.duytan.edu.vn/vi-vn/hoc-lieu/quy-trinh-thiet-ke-fpga-tongquat/ http://tailieu.shv.vn http://tailieu.vn 34 ... FPGA xử lý chung Mục tiêu đề tài: Thiết kế thử nghiệm nhân bit sử dụng FPGA Nội dung nghiên cứu:  Tìm hiểu nhân số học bit  Tìm hiều lập trình logic (FPGA)  Thử nghiệm nhân số học bit sừ dụng. .. học bit sừ dụng FPGA Đối tƣợng nghiên cứu: Bộ nhân bit Phƣơng pháp nghiên cứu: Tìm hiểu nhân số học bit FPGA, đưa phương pháp thiết kế Từ chạy thử nghiệm nhân số học bit sử dụng FPGA GVHD: ThS... cầu chì + Sử dụng cổng logic truyền thống 2.2.4 Quy trình thiết kế FPGA Dưới quy trình thiết kế FPGA, sử dụng công cụ phần mềm thiết kế ISE a) Yêu cầu chung thiết kế FPGA Chọn vi mạch FPGA phù