Bài giảng Kỹ thuật số này được biên soạn bám sát chương trình chi tiết học phần Kỹ thuật số đã được thống nhất có thể làm tài liệu học tập cho sinh viên ngành công nghệ Kỹ thuật Điện-Điện tử, Công nghệ kỹ thuật điều khiển và tự động hóa của trường Đại học Sư phạm Kỹ thuật Nam Định, làm tài liệu tham khảo cho các môn học liên quan thuộc các ngành nghề khác. Tập bài giảng được cấu trúc thành 6 chương, kiến thức từ cơ bản đến phức tạp giúp cho sinh viên từng bước tiếp cận được nội dung đáp ứng mục tiêu giảng dạy của môn học.
BỘ LAO ĐỘNG THƯƠNG BINH & XÃ HỘI TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT NAM ĐỊNH HOÀNG THỊ PHƯƠNG TRẦN THANH SƠN BÀI GIẢNG KỸ THUẬT SỐ a Street – Ward – Soc Trang City – Soc Trang provine 2012 NĂM 2015 MỤC LỤC 1.1 Tổng quan logic số 1.1.1 Tín hiệu tương tự 1.1.2 Tín hiệu số 1.1.3 Mức logic 1.1.4 Đặc điểm mạch logic: 10 1.2 Các hệ thống số đếm 10 1.2.1 Hệ thập phân (Decimal System) 10 1.2.2 Hệ nhị phân (Binary System) 11 1.2.3 Hệ thập lục phân (Hecxa Decimal System) 11 1.2.4 Hệ bát phân (Octal System) 12 1.3 Chuyển đổi hệ thống số 12 1.3.1 Chuyển đổi từ hệ thập phân sang hệ nhị phân 12 1.3.2 Chuyển đổi từ hệ nhị phân sang hệ thập phân 13 1.3.3 Chuyển đổi từ hệ thập phân sang hệ thập lục phân 13 1.3.4 Chuyển đổi từ hệ thập lục phân sang hệ thập phân 14 1.3.5 Chuyển đổi từ hệ nhị phân sang hệ thập lục phân 14 1.4 Các loại mã thông dụng 15 1.4.1 Mã nhị phân (Binary code) 15 1.4.2 Mã BCD (Binary code Decimal) 15 1.4.3 Mã thập lục phân (Hexa Decimal code) 16 1.4.4 Mã bát phân (Octal code) 16 1.4.5 Mã vòng (Gray code) 17 1.4.6 Mã ACSII (American national code for information interchanger) 18 1.4.7.Mã thừa ( Excess-3) 19 1.5 Đại số logic 20 1.5.1 Khái niệm hàm logic 20 1.5.2 Các tính chất đại số logic 21 1.5.3 Các định lý đại số Boolean 21 1.5.4 Một số đẳng thức tiện dụng 22 1.6 Các phương pháp biểu diễn hàm logic 22 1.6.1 Phương pháp biểu diễn thành bảng giá trị hàm 22 1.6.2 Phương pháp biểu diễn hàm logic dạng hình học 23 1.6.3 Phương pháp biểu diễn hàm logic biểu thức đại số 23 1.6.4 Phương pháp biểu diễn hàm logic bảng Karnaugh 25 1.7 Các phương pháp tối giản hàm logic 26 1.7.1 Tối giản hàm logic phương pháp đại số Boolean 26 1.7.2 Tối giản hàm logic phương pháp bảng Karnaugh 26 Y BC AC 28 Y C( A B) 28 Y AB BC C D 29 Y (B C).(B D)( A C D) 29 BÀI TẬP CHƯƠNG 29 CHƯƠNG 2: CÁC CỔNG LOGIC 31 2.1.Cổng NOT (ĐẢO) 31 2.1.1.Định nghĩa 31 2.1.2 Ký hiệu biểu thức toán 31 2.1.3 Bảng chân lý 31 2.1.4 Dạng sóng cổng NOT 31 2.1.5 Biểu diễn cổng NOT mạch điện đơn giản 32 2.1.5 Biểu diễn cổng NOT mạch bán dẫn đơn giản 32 2.2 Cổng OR (HOẶC ) 32 2.2.1 Định nghĩa 32 2.2.2 Ký hiệu biểu thức toán 33 2.2.3 Bảng chân lý 33 2.2.4 Dạng sóng cổng OR 33 2.2.5 Biểu diễn cổng OR mạch điện đơn giản 34 2.2.7 Biểu diễn cổng OR mạch điện tử đơn giản mạch (DRL) 34 2.3 Cổng AND( VÀ) 34 2.3.1 Định nghĩa 34 2.3.2 Ký hiệu, biểu thức toán cổng AND 35 2.3.3.Bảng chân lý 35 2.3.4 Dạng sóng cổng AND 35 2.3.5 Biểu diễn cổng AND mạch điện đơn giản 36 2.3.5 Biểu diễn cổng AND mạch bán dẫn đơn giản 36 2.4 Cổng NAND (VÀ-ĐẢO) 37 2.4.1 Định nghĩa 37 2.4.2 Ký hiệu, biểu thức toán cổng NAND 37 2.4.3 Bảng chân lý 37 2.4.4 Dạng sóng cổng NAND 38 2.4.5.Biểu diễn cổng NAND mạch điện đơn giản 38 2.4.6 Biểu diễn cổng NAND mạch bán dẫn đơn giản 38 2.5 Cổng NOR (HOẶC-ĐẢO) 39 2.5.1 Định nghĩa 39 2.5.2 Ký hiệu biểu thức toán 39 2.5.3 Bảng chân lý 40 2.5.4 Dạng sóng cổng NOR 40 2.5.5 Biểu diễn cổng NOR mạch điện đơn giản 40 2.5.6 Biểu diễn cổng NOR mạch bán dẫn đơn giản 41 2.6 Cổng EXOR (Exclusive OR gate) 41 2.6.1 Định nghĩa 41 2.6.2 Ký hiệu biểu thức toán 41 2.6.3 Bảng chân lý 41 2.6.4 Dạng sóng cổng EXOR 42 2.6.5 Mạch điện tương đương cổng EXOR dùng cổng logic 42 2.7 Cổng EXNOR ( Exclusive NOR gate) 43 2.7.1.Định nghĩa 43 2.7.2.Ký hiệu biểu thức toán 43 2.7.3.Bảng chân lý 43 2.7.4 Dạng sóng cổng EXNOR 43 2.7.5 Mạch điện tương đương cổng EXNOR dùng cổng logic 44 2.8 Cổng đệm 44 2.8.1 Cổng đệm Buffer 44 2.8.2.Cổng đệm trạng thái 45 3.9 Các phép biến đổi cổng logic 47 BÀI TẬP CHƯƠNG 48 CHƯƠNG 3: MẠCH LOGIC TỔ HỢP 51 3.1 Khái niệm mạch logic tổ hợp 51 3.1.1 Định nghĩa 51 3.1.2 Phân loại 51 3.2 Phân tích mạch logic tổ hợp 51 3.2.1 Các bước phân tích mạch logic tổ hợp 51 3.2.2 Ví dụ 52 3.3 Thiết kế mạch logic tổ hợp 53 3.3.1 Các bước thiết kế mạch logic tổ hợp 53 3.3.2 Ví dụ 54 3.4 Mạch mã hoá mạch giải mã 55 3.4.1 Mạch mã hoá 55 Hình 3.12 Mạch mã hóa thập phân tích cực mức thấp dùng cổng NOT cổng OR 63 Áp dụng định lý De Morgan biến đổi thành hàm dùng cổng NAND sau: 63 Hình 3.12.Mạch mã hóa thập phân tích cực mức thấp dùng cổng NAND 64 3.4.2 Mạch giải mã 64 3.5 Mạch phân kênh mạch dồn kênh 78 3.5.1 Mạch phân kênh 78 3.5.2 Mạch dồn kênh 80 3.6 Mạch so sánh nhị phân 82 3.6.1 Mạch so sánh số nhị phân bít 82 3.6.2 Mạch so sánh số nhị phân n bít 83 3.7 Mạch cộng nhị phân 84 3.7.1 Mạch cộng nhị phân bán phần ( cộng khơng có nhớ) 84 3.7.2 Mạch cộng nhị phân tồn phần ( cộng có nhớ) 85 3.8 Mạch kiểm tra chẵn lẻ 86 BÀI TẬP CHƯƠNG 87 CHƯƠNG 4: FLIP FLOP VÀ CÁC MẠCH ỨNG DỤNG 89 4.1 Khái niệm Flip - flop phân loại 89 4.1.1 Khái niệm Flip-Plop 89 4.1.2 Phân loại Flip-Plop 90 4.2 Các Flip -Flop 90 4.2.1 FlipFlop_RS 90 4.3 Mạch ghi dịch 105 4.3.1 Khái niệm mạch ghi dịch 105 4.3.2 Phân loại mạch ghi dịch 106 4.3.4 Thiết kế mạch ghi dịch 106 4.3.5 Một số vi mạch ghi dịch thường gặp 112 4.3.5.2 Vi mạch ghi dịch 74LS96 114 4.4 Mạch đếm 117 4.4.1 Khái niệm mạch đếm 117 4.4.2 Phân loại mạch đếm 117 4.4.3 Thiết kế mạch đếm không đồng 117 4.4.4 Thiết kế mạch đếm đồng 123 4.4.5 Thiết kế mạch đếm thập phân mạch đếm 133 4.4.6 Một số vi mạch đếm thường gặp 135 BÀI TẬP CHƯƠNG 138 CHƯƠNG MẠCH CHUYỂN ĐỔI TƯƠNG TỰ-SỐ, SỐ-TƯƠNG TỰ 140 5.1 Mạch chuyển đổi số-tương tự (DAC) 140 5.1.1.Mạch DAC kiểu thang điện trở 141 5.1.2.Mạch DAC kiểu điện trở trọng số: 146 5.1.3 Các thông số kỹ thuật mạch chuyển đổi DAC 148 5.2 Mạch chuyển đổi tương tự- số (ADC) 149 5.2.1 Tổng quan mạch chuyển đổi tương tự số 149 5.2.2 Mạch chuyển đổi ADC trực tiếp 150 5.2.3 Mạch ADC theo phương pháp xấp xỉ liên tục 152 5.2.4 Các mạch ADC khác: 156 5.3 Các vi mạch adc_dac thông dụng 161 5.3.1 Ứng dụng vi mạch DAC 0808 162 5.3.2 Ứng dụng vi mạch ADC0804 164 CHƯƠNG 6: BỘ NHỚ BÁN DẪN 168 6.2 Bộ nhớ đọc (ROM) 170 6.2.1 Bộ nhớ ROM che mặt nạ 170 6.2.2 ROM có khả lập trình _PROM 173 6.2.3 EPROM ghi điện xoá tia cực tím 174 6.2.4 EEPROM Nạp xoá điện 177 6.3 Bộ nhớ truy cập ngẫu nhiên (RAM) 180 6.3.1 SRAM _ RAM tĩnh 181 6.3.2 DRAM _RAM động 185 6.3.3 Khai thác sử dụng nhớ 190 6.4 Các vi mạch có khả lập trình 194 6.4.1 PLD cấu trúc từ PROM_EPROM 195 6.4.2.PLD cấu trúc PAL 196 6.4.3 Xây dựng sơ đồ nguyên lý PAL8R4 200 TÀI LIỆU THAM KHẢO 206 LỜI NÓI ĐẦU Ngày nay, với phát triển xã hội, công nghệ điện tử số ngày phát triển áp dụng rộng rãi thiết kế thiết bị điện tử phục vụ nhu cầu sử dụng người Kỹ thuật số khẳng định ưu điểm lĩnh vực kỹ thuật điện tử, kỹ thuật điều khiển, kỹ thuật truyễn dẫn thông tin, … Nhờ phát triển ngày lớn mạnh công nghệ số, thiết bị ứng dụng công nghệ số theo thời gian phát triển hình thức (nhỏ gọn) nội dung (đa chức năng, dung lượng lớn, tốc độ cao ) Trong đào tạo với chuyên ngành thuộc lĩnh vực Điện Điện tử học phần Kỹ thuật số môn học bậc đại học, cao đẳng cao đẳng nghề Tài liệu Kỹ thuật số nhiều tác giả nước biên soạn, tài liệu có đặc điểm riêng biệt theo ý đồ tác giả Bài giảng Kỹ thuật số biên soạn bám sát chương trình chi tiết học phần Kỹ thuật số thống làm tài liệu học tập cho sinh viên ngành công nghệ Kỹ thuật Điện-Điện tử, Công nghệ kỹ thuật điều khiển tự động hóa trường Đại học Sư phạm Kỹ thuật Nam Định, làm tài liệu tham khảo cho môn học liên quan thuộc ngành nghề khác Tập giảng cấu trúc thành chương, kiến thức từ đến phức tạp giúp cho sinh viên bước tiếp cận nội dung đáp ứng mục tiêu giảng dạy mơn học Ngồi ra, giảng mơn học Kỹ thuật số cịn làm sở cho sinh viên học học phần : Vi xử lý, Xử lý tín hiệu số, Điều khiển số,… Bài giảng Kỹ thuật số biên soạn khơng tránh cịn thiếu sót, nhóm tác giả xin tiếp thu đóng góp ý kiến từ phía độc giả để tập giảng hồn thiện Nhóm tác giả Hồng Thị Phương - Trần Thanh Sơn CHƯƠNG 1: LÝ THUYẾT CƠ SỞ CỦA KỸ THUẬT SỐ 1.1 Tổng quan logic số 1.1.1 Tín hiệu tương tự Mạch tương tự xử lý tín hiệu điện dạng tương tự (analog), tín hiệu có biên độ Lv hàm số liên tục theo thời gian Xử lý khuếch đại, phát sinh biến đổi Tín hiệu tương tự biểu diễn theo thời gian hình 1-1 (time chart) Tín hiệu Analog thường tượng tự nhiên phát sinh có đặc Lv điểm sau: t - Liên tục biên độ (có trị số trình biến thiên nó) - Liên tục thời gian suốt thời gian có tín hiệu Hình 1-1 Dạng tín hiệu tương tự 1.1.2 Tín hiệu số Mạch số cịn gọi mạch logic (logic circuit) xử lý tín hiệu số Tín hiệu số tín hiệu rời rạc, biên độ có hai mức mức cao (H) mức thấp (L), gọi mức (1) mức (0) (hình 1-2) Tín hiệu số biểu diễn mức logic sau: V Mức cao từ 2,4 đến Vol cho loại TTL mức H t Hình 1-2 Dạng tín hiệu số Mức thấp từ đến 0,4 Vol cho loại TTL Như vậy, mức cao mạch logic loại TTL (Transistor – Transistor Logic) mức L biến thiên khoảng 2,4 vol mức thấp thường biến thiên khoảng (00,4) vol 1.1.3 Mức logic t Nếu ta biểu diễn mức logic “1” có mức điện cao mức logic “0” ta có mức logic dương “+” Thứ tự bước thực hiện: Viết RAM: cho WE =1, OE =1 sau chọn địa viết cách cấp xung ck cho đếm đặt liệu bus liệu Sau hoàn tất ta hạ WE = ( OE =1 ) SRAM viết liệu vào nhớ có địa đếm Và thủ tục viết cho ô nhớ lập lại hết liệu nhớ khơng cịn nhớ trống Đọc RAM: cho WE =1, OE =1 sau chọn địa cần xuất liệu mục viết RAM Sau hạ OE =0 ( WE vẫn=1) liệu từ nhớ định từ đếm đưa qua đệm U2 hiển thị led Lập lại công việc hết liệu Trạng thái logic mạch điện đọc liệu nhớ có địa 05(hex) liệu “ K “ 4B (hex) mã ASII hình 6.27 mơ tả Hình 6.27 Trạng thái logic đọc liệu SRAM-6264 Cách thức viết ( nạp ) cho EPROM Ở ta cần trọng cấp điện áp +21v cho chân Vpp, chân PGM’ hoàn toàn tương đồng với chân WE RAM phương pháp viết đọc cho EPROM hồn tồn giống với viết đọc cho RAM Phần cịn lại sơ đồ giống với sơ đồ truy suất RAM Nó mơ tả hình 6.28 192 Hình 6.28 Cấu trúc mạch nạp cho EPROM Trạng thái logic mạch nạp vào địa 06 (hex) chữ “ O “ 4F (hex) mã ASII mô tả hình 6.29 Ở đây: Vpp = +21V , a= 06 (hex) OE =1, PGM Sau nạp xong ta đọc lại liệu vừa nạp ta đọc RAM giới thiệu Hình 6.29 Trạng thái viết cho EPROM-2764 193 6.4 Các vi mạch có khả lập trình Trước mạch logic đại số Boolean thường tổ hợp từ cổng logic bản, nói cổng AND, cổng OR, cổng NOT gốc từ tổ hợp cổng logic khác, thiết bị điện tử số có nhiều mạch tổ hợp logic mạch điện cồng kềnh mà hiệu suất đáp ứng mục tiêu thiết bị lại thấp Do yêu cầu kỹ thuật đòi hỏi mà người ta nghĩ loại vi mạch có khả đáp ứng tất hàm logic mà IC số đơn lẻ yêu cầu Đó loại vi mạch có khả lập trình, cần biết hàm người ta lập trình tạo hàm chức đó.Vi mạch có khả lập trình người ta gọi PLD (Programmable Logic Device ) Vì mà thiết bị điện tử số thu nhỏ đáng kể, độ tin cậy thiết bị ngày cao, Một điều hay muốn hiệu chỉnh hay thay đổi thiết kế thực cách dễ dàng cách lập trình lại cho PLD Để minh hoạ cho PLD ta xem hình 6.30 PLD có loại bản: loại PROM EPROM, PAL, PLA PLA chữ viết tắt Programmable Logic Array cịn PAL: Programmable Array Logic Hình 6.30 PLD thay cho mạch logic Xét cho mạch logic có thể thực từ cổng logic gốc Boolean (and, or, not), mà PLD chia làm hai mảng, mảng thực phép AND, mảng lại thực phép OR Cấu trúc lập trình mơ tả bảng 6.9 194 EPROM PAL PLA AND Cố định Lập trình Lập trình OR Lập trình Cố định Lập trình Bảng 6.9 Cấu trúc lập trình PLD 6.4.1 PLD cấu trúc từ PROM_EPROM PLD-PROM loại có cổng AND cố định cổng OR lập trình Dãy cổng AND tạo thành giải mã địa cho PROM trình bày hình 6.31 Ở ta có đầu vào ký hiệu từ I0->I3 đầu ký hiệu từ O0->O3, đầu vào I0 -> I3 đưa vào giải mã địa nên đầu giải mã địa có 16 đường dây tích ký hiệu từ a0->a15 Ứng với địa giải mã lối vào,số hạng tích lối mức cao, tất lối AND khác mức thấp Như hình 6.31, lối vào I0,I1,I2,I3 mức cao đường dây tích a15 mức cao , đương dây tích khác mức thấp, muốn cất giữ số 1010 vào ngăn nhớ phải lập trình dãy cổng OR cho lưu số Lập trình nhớ số 1010 cách cho chảy đứt cầu chì đường dây tổng A C, giữ nguyên cầu trì B D Hình 6.31 Cấu trúc PLD dùng PROM_EPROM 195 6.4.2.PLD cấu trúc PAL Các vi mạch PAL chia làm hai loại chính: PAL liên hợp (combinational) PAL chuỗi (sequential) PAL liên hợp chứa cổng AND cổng OR, đầu vào AND lập trình cổng OR đầu cố định.PAL chuỗi giống PAL liên hợp khác đầu bit có đệm Flipflop-D để đồng với hệ thống nhờ xung clock ổn định trạng thái mạch điện thông qua mạch phản hồi (feedback) *) PAL liên hợp PAL liên hợp có cổng AND lập trình cịn cổng OR ln cố định Hình 6.32 biểu diễn sơ đồ logic vi mạch PAL có ba lối vào lối ba đường dây tích lập trình.Nhờ cầu chì lập trình mà ba lối vào nhân đơi (đảo không đảo) lại nhân ba với đường dây tích, tức 18=3*2*3 trường hợp tất Mọi phép tính khơng vượt q 18 trường hợp nói Như IC PAL có nhiều đầu dây vào nhiều đầu dây thể dung lượng tính tốn lớn Sự phát riển cao PLD chip ASIC, ASIC dung lượng ma trận cell lập trình ghi chip cách rõ ràng Ở ví dụ ta thiết lập hàm cho PAL thực sau: O (I1.I I3 ) I1.I Hình 6.32 Mạch logic PAL liên hợp Chú ý: đường dây tích số cầu chì nối, mức “ ” mức “ ” chập mức “ ” có hiệu lực cao dẫn đến kết = *) PAL chuỗi PAL chuỗi giống PAL liên hợp khác đầu bit Flipflop loại D để làm nhiệm vụ hồi tiếp xác lập trạng thái mạch điện đồng 196 hoá với hệ thống nhờ xung clock Dựa vào tính chất biến Boolean: A A = A A + A = A người ta tổ chức cho PAL chuỗi vẽ hình 6.33 Hình 6.33 Mạch logic PAL chuỗi Xét mạch logic PAL chuỗi ta thấy đầu mạch xác lập trạng thái thứ n trạng thái n+1 trùng Điều khiến cho PAL chuỗi không thực mạch logic tức mà cịn thực phép tính, trạng thái theo thời gian *) Phân biệt PAL Các PAL phân biệt hệ thống quy định số lượng đường vào số lượng đường trạng thái vào chúng Ví dụ PAL14H4 loại PAL có 14 đường vào có đường hiệu lực mức cao PAL14L4 loại PAL có 14 lối vào lối hiệu lực mức thấp PAL14R4 loại PAL chuỗi có 14 lối vào lối hiệu lực mức cao Để rõ ta xét loại PAL có tên GAL16V8 hình 6.34 197 Hình 6.34a Cấu trúc đầu GAL16R8 (PAL chuỗi ) Hình 6.34b Cấu trúc đầu GAL16L8 (PAL liên hợp) 198 Hình 6.34c Sơ đồ logic GAL16V8 199 GAL16V8 loại PAL có hiệu lực đầu mức thấp OLMC ứng với hình 6.34a thuộc loại PAL chuỗi cịn ứng với hình 6.34b thuộc loại PAL liên hợp 6.4.3 Xây dựng sơ đồ nguyên lý PAL8R4 Sau ta đưa ví dụ việc thiết kế PAL8R4, Nó loại PAL chuỗi có mức điện đầu hiệu lực mức cao Nó có đầu vào đầu có đệm Flipflop_D Do có đầu nên có tổng 16 trường hợp tất cả, ta tổ chức 16 đường dây tích có có địa ký hiệu từ a3’a2’a1’a0’ đến a3a2a1a0, ta cần chân đầu vào kiêm nhiệm để giải mã địa cho 16 đường dây tích này.Như tổng số cell ta phải thiết kế là: 16*4*4= 256 cell Xét từ yêu cầu kỹ thuật PAL ta thấy có hai chu kỳ làm việc rõ rệt: - Chu kỳ ghi liệu vào cell, cell có nhiệm vụ nhớ trạng thái liệu - Chu kỳ đọc liệu từ cell tác động liệu từ cell đến biến đầu vào kết cho đáp ứng đầu Để cell nhớ trạng thái liệu ta cần dùng transistor trường loại FAMOS, theo tài liệu cell xây dựng từ FAMOS lưu trữ liệu lên đến hàng chục năm Đứng cell ta xét yếu tố tác động đến là: đường OE’ (output enable) cho phép xuất liệu, đường dây địa để định vị cell tác động, đường dây input (đầu vào) tương tác với Cell có nhiệm vụ tạo điểm nối không nối đường dây đầu vào với đường dây tích Đường dây tích đường dây chung cho dây đầu vào, có đặc điểm cần biến đầu vào nối với dây tích chúng Nhắc lại PAL có mảng AND lập trình cịn mảng OR cố định Khi ta viết chương trình cho PAL ta xác lập điểm nối không nối đầu vào với đường dây tích chúng dựa biểu thức logic hàm đầu với biến đầu vào Để thuận tiện cho việc lập trình người ta thường dùng đồ kết nối để mô tả mối quan hệ chúng Việc nối hay khơng nối đầu vào với đường dây tích ta dùng đệm chiều trạng thái, chúng mô tả sơ đồ khối hình 6.35 Ở đệm chiều trạng thái điều khiển transistor FAMOS, FAMOS lưu trữ trạng thái kết nối đường dây vào với đường dây tích chu kỳ đọc liệu từ cell, chu kỳ viết cell đường dây vào đóng vai trị đường liệu, OE’ đường địa đảm nhiệm công việc điều khiển viết cell 200 Hình 6.35 Sơ đồ khối Cell PAL Khi viết liệu cho cell ta phải viết độc lập đầu vào In đầu vào I’n ta phải tổ chức In I’n hoàn toàn độc lập chế độ viết cell, đọc cell I’n thực đảo In Như điểm giao đường dây vào với đường dây tích ta phải tổ chức mắt cell, mắt cell có hai cell riêng biệt, cell tương tác với đầu vào cell lại tương tác với đầu vào đảo Cấu trúc mơ tả hình 6.36 Hình 6.36 Cấu trúc mắt cell Ở hình 6.36 thấy In In đầu vào chu kỳ viết cell, chu kỳ đọc cell In phụ thuộc vào In Đương dây AND đường dây tích đưa đến mảng cổng OR cố định Các hàm cell trạng thái logic cell thể rõ sơ đồ hình 6.36 Ở OE An để xác định địa cell điều khiển cell Để hiểu 201 rõ chức OE An nghiên cứu khối giải mã địa điều khiển hệ thống PAL8R4 chúng mơ tả hình 6.37 Hình 6.37 Giải mã địa điều khiển PAL Ở đầu vào ký hiệu từ I I chu kỳ viết cell ta có thêm đầu vào đảo ký hiệu từ I I Riêng chân từ I I cịn có nhiệm vụ giải mã cho 16 đường dây tích ký hiệu từ a3 a2 a1 a0 đến a3 a2 a1a0 U486 có nhiệm vụ giải mã địa chốt U847 U848 Swiching OE’ có nhiệm vụ chốt địa cho phép PAL xuất liệu Xung Clock đưa đến chốt liệu cho Flipflop_D đầu ký hiệu từ Q0 Q3 Ở đầu mảng OR cố định Flipflop_D để chốt liệu cho PAL chuỗi có đường phản hồi bo ( feedback ) Hình 6.38a sơ đồ nguyên lý PAL8R4 Ở hình 6.38b (khổ A2) trạng thái logic PAL8R4 thực mạch dồn kênh kênh đầu vào I I hai bít điều khiển C0 C1 gán C0 I , C1 I1 kênh Q0 PAL8R4 thực hàm: Q0 I I1.I I I1.I I I1.I I I1.I Để thực hàm ta thực theo bước sau: B1: cho I n 0, I n 0, OE 202 B2: cho OE chốt địa a3 a2 a1 a0 sau thực hiện: I 1, I1 1, I để ghi cell B3: Hạ OE , cho I1=0, I0=1 B4: Cho OE chốt địa a3 a2 a1a0 sau thực hiện: I 1, I1 1, I (các I n , I n khác 0) để ghi cell Cứ thực đến thực xong biểu thức lại B5: Cho OE cho phép đọc PAL, kiểm tra trạng thái thực dồn kênh Hình 6.38a Sơ đồ nguyên lý PAL8R4 Trên nguyên lý để thiết kế PAL chuỗi có đầu vào đầu ra, không đề cập đến việc ghép chân cho PAL, chưa đề cập đến đường hồi tiếp số khối bổ trợ cho PAL khối buffer… v.v Trên thực tế PLD phát triển mạnh mẽ, xem ASIC (Application specific IC) bước phát triển cao PLD Các ASIC PLD thiết kế nhiều loại nhằm mục tiêu chung tăng độ ổn định, độ tin cậy, thu nhỏ diện tích bo mạch, giảm cơng suất tiêu thụ, đơn giản hố việc thiết kế tăng tốc độ cho thiết bị Một ví dụ minh hoạ PAL-AM16V8 làm chức điều khiển đèn giao thơng mơ tả hình 6.39 203 Hình 6.39 PAL-AM16V8 điều khiển đèn giao thơng Bản đồ đấu nối có tên tlights.jed có nội dung sau: CUPL(WM) 5.0a Serial# 60008009 Device g16v8ms Library DLIB-h-40-11 Created Fri Apr 12 12:14:42 2002 Name Traffic Lights Partno 00 Revision Date Designer 01 12/04/2002 Labcenter Electronics Company Labcenter Electronics Assembly None Location *QP20 *QF2194 *QV11 *G0 *F0 *L00000 11111110111011111111111111111111 204 *L00032 11101111111011111111111111111111 *L00256 11011110111011111111111111111111 *L00288 11101110110111111111111111111111 *L00512 11011101111011111111111111111111 *L02048 11100000001100000011000000100000 *L02112 00000000000111111111111111111111 *L02144 11111111111111111111111111111111 *L02176 111111111111111101 *C1B05 *P 10 11 12 13 14 15 16 17 18 19 20 *V0001 CXXXXXXXXNXXXXXXLLLN *V0002 CXXXXXXXXNXXXXXXLLHN *V0003 CXXXXXXXXNXXXXXXLHHN *V0004 CXXXXXXXXNXXXXXXHLLN *V0005 CXXXXXXXXNXXXXXXLHLN *V0006 CXXXXXXXXNXXXXXXLLHN *V0007 CXXXXXXXXNXXXXXXLHHN *V0008 CXXXXXXXXNXXXXXXHLLN *V0009 CXXXXXXXXNXXXXXXLHLN *V0010 CXXXXXXXXNXXXXXXLLHN *V0011 CXXXXXXXXNXXXXXXLHHN * 04E0 AM16V8 có 16 đầu vào đầu số cell tối thiểu phải là: 8*16*2*8= 2048 cell đóng gói theo chuẩn DIL20, chân đa ghép nhiều chức khác cho chân AM16V8 thực nhiều chức khác thiết bị điện tử số 205 TÀI LIỆU THAM KHẢO 1- Nguyễn Thuý Vân - Kỹ thuật Số - NXB Khoa học kỹ thuật - 1999 2- Vũ Đức Thọ dịch - Cơ sở kỹ thuật điện tử số - Đại học Thanh hoa Bắc Kinh 2003 3- Đỗ Thanh Hải, Cao Văn An - Hệ thống số ứng dụng - NXB Khoa học kỹ thuật - 1998 4- Trần Văn Hào- Giáo trình Kỹ thuật số - NXB Khoa học kỹ thuật - 2003 5- Nguyễn Thuý Vân - Thiết kế logic số - NXB Khoa học kỹ thuật - 2000 6- Lương Ngọc Hải - Giáo trình Kỹ thuật xung số - NXB Giáo Dục - 2004 7- Hồ Văn Sung - Linh kiện bán dẫn vi mạch - NXB Giáo dục 8- Dương Minh Trí - Sơ đồ chân linh kiện bán dẫn - NXB Khoa học kỹ thuật 206