CHƯƠNG 6: BỘ NHỚ BÁN DẪN
6.4. Các vi mạch có khả năng lập trình
6.4.3 Xây dựng sơ đồ nguyên lý của PAL8R4
Sau đây ta đưa ra một ví dụ trong việc thiết kế PAL8R4, Nó là loại PAL chuỗi có mức điện đầu ra hiệu lực ở mức cao. Nó có 8 đầu vào và 4 đầu ra có đệm bằng Flipflop_D.
Do có 4 đầu ra nên nó có tổng là 16 trường hợp tất cả, như vậy ta tổ chức 16 đường dây tích có có địa chỉ được ký hiệu từ a3’a2’a1’a0’ đến a3a2a1a0, ta cần 4 chân đầu vào kiêm nhiệm để giải mã địa chỉ cho 16 đường dây tích này.Như vậy tổng số cell ta phải thiết kế là: 16*4*4= 256 cell Xét từ yêu cầu kỹ thuật của PAL ta thấy nó có hai chu kỳ làm việc rõ rệt:
- Chu kỳ ghi dữ liệu vào cell, cell có nhiệm vụ nhớ trạng thái dữ liệu này.
- Chu kỳ đọc dữ liệu từ cell và tác động của các dữ liệu từ cell đến các biến đầu vào kết quả cho đáp ứng ở các đầu ra.
Để cell có thể nhớ được trạng thái dữ liệu ta cần dùng transistor trường loại FAMOS, theo tài liệu mới đây các cell được xây dựng từ FAMOS có thể lưu trữ dữ liệu lên đến hàng chục năm. Đứng tại cell ta xét các yếu tố tác động đến nó là: đường OE’ (output enable) cho phép xuất dữ liệu, đường dây địa chỉ để định vị cell nào được tác động, và đường dây input (đầu vào) tương tác với nó. Cell có nhiệm vụ tạo ra điểm nối hoặc không nối giữa đường dây đầu vào với đường dây tích. Đường dây tích là đường dây chung cho các dây đầu vào, nó có đặc điểm chỉ cần một trong các biến đầu vào nối với nó bằng 0 thì dây tích của chúng bằng 0. Nhắc lại là PAL có mảng AND lập trình còn mảng OR cố định. Khi ta viết chương trình cho PAL là ta xác lập các điểm nối và không nối giữa các đầu vào với các đường dây tích của chúng dựa trên biểu thức logic của các hàm đầu ra với các biến đầu vào. Để thuận tiện cho việc lập trình người ta thường dùng bản đồ kết nối để mô tả mối quan hệ giữa chúng. Việc nối hay không nối
Hình 6.35. Sơ đồ khối Cell của PAL.
Khi viết dữ liệu cho cell ta phải viết độc lập giữa đầu vào In và đầu vào I’n của nó vì vậy ta phải tổ chức In và I’n hoàn toàn độc lập nhau trong chế độ viết cell, nhưng khi đọc cell thì I’n thực sự là đảo của In. Như vậy tại điểm giao nhau của một đường dây vào với một đường dây tích ta phải tổ chức một mắt cell, một mắt cell có hai cell riêng biệt, một cell tương tác với đầu vào và cell còn lại tương tác với đầu vào đảo. Cấu trúc đó được mô tả ở hình 6.36.
Hình 6.36. Cấu trúc một mắt cell.
Ở hình 6.36. chúng ta thấy In và In là đầu vào trong chu kỳ viết cell, trong chu kỳ đọc cell In phụ thuộc vào In. Đương dây AND là đường dây tích sẽ được đưa đến mảng cổng OR cố định. Các hàm của cell và trạng thái logic của cell đã được thể hiện rõ ở sơ đồ hình 6.36. Ở đây OE và An để xác định địa chỉ cell và điều khiển cell. Để hiểu
rõ chức năng của OE và An chúng ta nghiên cứu khối giải mã địa chỉ và điều khiển hệ thống của PAL8R4 chúng được mô tả ở hình 6.37.
Hình 6.37. Giải mã địa chỉ và điều khiển PAL
Ở đây các đầu vào được ký hiệu từ I0 I7 và khi ở chu kỳ viết cell ta có thêm các đầu vào đảo được ký hiệu từ I0 I7 . Riêng các chân từ I0 I3 còn có nhiệm vụ giải mã cho 16 đường dây tích được ký hiệu từ a3 a2 a1 a0 đến a3a2a1a0. U486 có nhiệm vụ giải mã địa chỉ và được chốt bởi U847 và U848.
Swiching OE’ có nhiệm vụ chốt địa chỉ và cho phép PAL xuất dữ liệu. Xung Clock được đưa đến chốt dữ liệu cho các Flipflop_D ở đầu ra được ký hiệu từ Q0 Q3. Ở đầu ra là mảng OR cố định và các Flipflop_D để chốt dữ liệu cho PAL chuỗi có các đường phản hồi bo ( feedback ). Hình 6.38a là sơ đồ nguyên lý của PAL8R4. Ở hình
B2: cho OE1 chốt địa chỉ a3 a2 a1 a0 sau đó thực hiện: I4 1,I11,I2 1 để ghi cell .
B3: Hạ OE0, cho I1=0, I0=1.
B4: Cho OE1 chốt địa chỉ a3a2a1a0 sau đó thực hiện: I5 1,I11,I0 1 (các In,In khác bằng 0) để ghi cell.
Cứ vậy thực hiện đến khi thực hiện xong các biểu thức còn lại.
B5: Cho OE0cho phép đọc PAL, kiểm tra các trạng thái thực hiện dồn kênh.
Hình 6.38a. Sơ đồ nguyên lý của PAL8R4.
Trên đây là nguyên lý cơ bản để thiết kế PAL chuỗi có 8 đầu vào và 4 đầu ra, ở đây chúng ta không đề cập đến việc ghép chân cho PAL, chưa đề cập đến đường hồi tiếp và một số khối bổ trợ cho PAL như khối buffer…..v.v.
Trên thực tế các PLD đã phát triển rất mạnh mẽ, có thể xem ASIC
(Application specific IC) là một bước phát triển cao hơn của PLD. Các ASIC và các PLD đã được thiết kế nhiều loại nhưng cùng nhằm mục tiêu chung là tăng độ ổn định, độ tin cậy, thu nhỏ diện tích bo mạch, giảm công suất tiêu thụ, đơn giản hoá việc thiết kế và tăng tốc độ cho thiết bị. Một ví dụ minh hoạ về PAL-AM16V8 làm chức năng điều khiển đèn giao thông như được mô tả ở hình 6.39.
Hình 6.39. PAL-AM16V8 điều khiển đèn giao thông Bản đồ đấu nối của nó có tên tlights.jed có nội dung như sau:
CUPL(WM) 5.0a Serial# 60008009 Device g16v8ms Library DLIB-h-40-11 Created Fri Apr 12 12:14:42 2002
Name Traffic Lights Partno 00
Revision 01
Date 12/04/2002
Designer Labcenter Electronics Company Labcenter Electronics Assembly None
*L00032 11101111111011111111111111111111
*L00256 11011110111011111111111111111111
*L00288 11101110110111111111111111111111
*L00512 11011101111011111111111111111111
*L02048 11100000001100000011000000100000
*L02112 00000000000111111111111111111111
*L02144 11111111111111111111111111111111
*L02176 111111111111111101
*C1B05
*P 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20
*V0001 CXXXXXXXXNXXXXXXLLLN
*V0002 CXXXXXXXXNXXXXXXLLHN
*V0003 CXXXXXXXXNXXXXXXLHHN
*V0004 CXXXXXXXXNXXXXXXHLLN
*V0005 CXXXXXXXXNXXXXXXLHLN
*V0006 CXXXXXXXXNXXXXXXLLHN
*V0007 CXXXXXXXXNXXXXXXLHHN
*V0008 CXXXXXXXXNXXXXXXHLLN
*V0009 CXXXXXXXXNXXXXXXLHLN
*V0010 CXXXXXXXXNXXXXXXLLHN
*V0011 CXXXXXXXXNXXXXXXLHHN
* 04E0
AM16V8 có 16 đầu vào và 8 đầu ra như vậy số cell tối thiểu của nó phải là:
8*16*2*8= 2048 cell được đóng gói theo chuẩn DIL20, các chân của nó được đa ghép nhiều chức năng khác nhau cho mỗi chân. AM16V8 có thể thực hiện được nhiều chức năng khác nhau trong thiết bị điện tử số.