thiết kế số các khối mạch tổ hợp các flop flops thanh ghi và các bộ đếm chốt thiết kế số các khối mạch tổ hợp các flop flops thanh ghi và các bộ đếm các flip flop người

flip-flop và được xây dựng từ cổng 6 NAND.. Edge-triggered Flip-Flops, cont[r]

Thiết kế sô

Các khối mạch tổ hợp:

Các Flop-Flops, ghi và các bộ đếm: Các Flip-Flop

Người trình bày:

Flip-Flop

 Là gated latch cảm nhận theo mức và có thể

thay đổi trạng thái nhiều một lần mỗi giai đoạn active của tín hiệu Clk

 Phần tử lưu trữ có thể thay đổi trạng thái

không nhiều một lần một chu kỳ Clk

 Hai loại mạch có đặc điểm này là:

Master-slave D flip-flip

 Gồm chôt D: master và slave

Edge-triggered Flip-Flops

 Chức tương tự với Master-slave D

Edge-triggered Flip-Flops,

cont

Các đầu vào Clear và Preset

 Một flip-flop cần có các đầu vào để có

set (Q=1) và xóa (Q=0)

 Các đầu vào đó gọi là Preset và Clear

 Nhìn chung các đầu vào là không đồng bộ

T flip-flop

 T flop có thể được suy từ D

flip-flop

 Các kết nôi hồi tiếp làm cho đầu vào D

T flip-flop, cont

 Có tên là T từ đặc điểm “toggles” trạng

JK flip-flop

 JK flop cũng được sinh từ D

flip-flop

 D=JQ’+K’Q

 JK tổ hợp của SR và T flip-flop

 Làm việc giông SR J=S và K=R cho tất

cả các giá trị trừ J=K=1