Thực hiện đồng xử lý mã hóa bảo nật AES trên ADSP và FPGA

Đại Học Quốc Gia Tp Hồ Chí Minh TRƯỜNG ĐẠI HỌC BÁCH KHOA -o0o - NGUYỄN NGỌC MAI KHANH THỰC HIỆN ĐỒNG XỬ LÝ MÃ HÓA BẢO MẬT AES TRÊN ADSP VÀ FPGA Chuyên ngành : KỸ THUẬT VÔ TUYẾN – ĐIỆN TỬ Mã số ngành : 2.07.01 LUẬN VĂN THẠC SĨ TP HỒ CHÍ MINH, tháng 07 năm 2004 CÔNG TRÌNH ĐƯC HOÀN THÀNH TẠI TRƯỜNG ĐẠI HỌC BÁCH KHOA ĐẠI HỌC QUỐC GIA THÀNH PHỐ HỒ CHÍ MINH Cán hướng dẫn khoa học : TS NGUYỄN NHƯ ANH ThS HỒ TRUNG MỸ (Họ tên, học hàm học vị, chữ ký) Cán chấm nhận xét 1: TS PHẠM HỒNG LIÊN (Họ tên, học hàm học vị, chữ ký) Cán chấm nhận xét 2: PGS TS NGUYỄN MỘNG HÙNG (Họ tên, học hàm học vị, chữ ký) Luận văn thạc só bảo vệ tại: HỘI ĐỒNG CHẤM BẢO VỆ LUẬN VĂN THẠC SĨ TRƯỜNG ĐẠI HỌC BÁCH KHOA, ngày 12 tháng 08 năm 2004 ĐẠI HỌC QUỐC GIA TP HỒ CHÍ MINH TRƯỜNG ĐẠI HỌC BÁCH KHOA o0o Cộng Hòa Xã Hội Chủ Nghóa Việt Nam Độc Lập – Tự Do – Hạnh Phúc o0o NHIỆM VỤ LUẬN VĂN THẠC SĨ Họ tên : Nguyễn Ngọc Mai Khanh Phái : Nam Ngày tháng năm sinh : 15 - 02 - 1980 Nơi Sinh : Vũng Tàu Chuyên Ngành : Kỹ Thuật Vô Tuyến – Điện Tử Mã Số : 2.07.01 I TÊN ĐỀ TÀI: THỰC HIỆN ĐỒNG XỬ LÝ MÃ HÓA BẢO MẬT AES TRÊN ADSP VÀ FPGA II NHIỆM VỤ VÀ NỘI DUNG: Tổng quan mã hóa bảo mật tín hiệu Nghiên cứu thuật toán mã hóa tiên tiến AES Thực thuật toán mã hóa AES MatLab, Delphi Visual Basic Thiết kế đồng xử lý dựa ADSP2181 FPGA XC2S200E Thực mã hóa AES đồng xử lý Tổng kết III NGÀY GIAO NHIỆM VỤ : 09 – 02 – 2004 IV NGAØY HOAØN THAØNH : 09 – 07 – 2004 V HỌ VÀ TÊN CB HƯỚNG DẪN : TS NGUYỄN NHƯ ANH ThS HỒ TRUNG MỸ Cán Bộ Hướng Dẫn Chủ Nhiệm Ngành Bộ Môn Quản Lý Ngành - - - Nội dung đề cương luận văn thạc só hội đồng chuyên ngành thông qua Ngày …… tháng …… năm 2004 PHÒNG ĐÀO TẠO SĐH KHOA QUẢN LÝ NGÀNH Em xin gửi lời cám ơn đến cô Nguyễn Như Anh thầy Hồ Trung Mỹ tận tình hướng dẫn định hướng cho em trình hoàn thành luận văn Em chân thành cám ơn q thầy cô Bộ Môn Điện Tử khoa Điện – Điện Tử truyền đạt kiến thức dạy năm học qua Xin tỏ lòng biết ơn sâu sắc đến bố mẹ bạn hữu quan tâm giúp đỡ động viên Tp.Hồ Chí Minh, tháng năm 2004 NGUYỄN NGỌC MAI KHANH MỤC LỤC CHƯƠNG – MỞ ĐẦU Trang Giới thiệu vấn đề tình trạng Tình hình nước Noäi dung đề tài phạm vi nghiên cứu CHƯƠNG – TỔNG QUAN VỀ MÃ HÓA BẢO MẬT Giới thiệu bảo mật tín hiệu Sơ lược loại mã hóa thông thường CHƯƠNG – THUẬT TOÁN MÃ HÓA AES Giới thiệu 10 Đặc điểm thuật toán mã hóa AES 14 Định nghóa 15 Ký hiệu quy ước 18 Dẫn nhập toán học 21 Đặc điểm thuật toán 27 Caùc vấn đề bổ sung 42 Ví dụ mã hóa AES 43 CHƯƠNG - THIẾT KẾ BỘ THU THẬP VÀ XỬ LÝ TÍN HIỆU Cấu trúc DSP 46 Các loại DSP 49 Giới thiệu họ ADSP2100 Analog Device 50 Cấu trúc phần cứng ADSP2181 52 II.1 Khối giao tiếp thu thập tín hiệu âm _Codec TLC320AC01 54 CHƯƠNG - THỰC HIỆN MÃ HÓA AES BẰNG MATLAB VÀ CÁC NGÔN NGỮ KHÁC Giới thiệu 58 Thực mã hóa AES treân MatLab 58 Thực mã hóa AES Delphi Visual Basic 98 Thực mã hoá AES dùng Visual C++ xây dựng ứng dụng truyền liệu qua mạng máy tính có bảo mật AES 99 CHƯƠNG - THỰC HIỆN MÃ HÓA AES TRÊN BỘ ĐỒNG XỬ LÝ Sử dụng FPGA nhằm tăng tốc ứng dụng DSP 101 Lựa chọn phần cứng FPGA 104 Thiết kế phần cứng giao tiếp đồng xử lý ADSP2181 FPGA SpartanIIE 110 Thiết kế đơn vị thực thi giải thuật FPGA 118 Kết mô sơ ModelSim 5.7c Xilinx 124 CHƯƠNG - TỔNG KẾT Tổng kết công việc 126 Kiến nghị nghiên cứu 132 TÀI LIỆU THAM KHẢO PHỤ LỤC TÓM TẮT LÝ LỊCH TRÍCH NGANG II.2 Chương I MỞ ĐẦU THỰC HIỆN ĐỒNG XỬ LÝ MÃ HÓA Chương –Mở đầu BẢO MẬT AES TRÊN ADSP VÀ FPGA Chương MỞ ĐẦU Giới thiệu vấn đề tình trạng nay: Mã hóa bảo mật từ lâu kết hợp vào thông tin liên lạc quân hay phủ Ngày nay, ứng dụng thiết bị thông tin điện tử vào kinh doanh thương mại tư nhân ngày phát triển tạo điều kiện phát triển kỹ thuật mã hóa để bảo vệ thông tin điện tử khỏi ngăn chặn, trộm cắp, sửa sai, gian lận Hình 1.1 : Sơ đồ tổng quát hệ thống mã hóa giải mã tín hiệu Một chuẩn mã hóa sử dụng rộng rãi, DES, từ thay Triple – DES, không tồn Khả xử lý máy vi tính phát triển đến mức giải mã văn mã hóa DES nhanh choùng Theo Mickna L., Encryption Regulation: A First Amendment Perspective, Sans Institude Information Security Reading Room, 23 July 2001: “Mã hoá trước bảo đảm tương đối máy vi tính khả tính toán nhanh tất giải pháp xảy Tuy nhiên, thuật toán 40 bit trước cần nhiều tháng để mã hóa bị phá vỡ thời gian ngắn Ví dụ, hai sinh viên tốt Trang THỰC HIỆN ĐỒNG XỬ LÝ MÃ HÓA BẢO MẬT AES TRÊN ADSP VÀ FPGA Chương –Mở đầu nghiệp người Pháp giải mã thuật toán 40 bit Nescape thời gian nhàn rỗi máy vi tính Trường Bách khoa Ecole, Paris vài ngày mà không tốn khoảng chi phí vào cho họ hay cho trường Một tập đoàn kinh doanh, phủ nước ngoài, hay tổ chức khủng bố, đường dây buôn bán ma túy, tổ chức có khả tài định bẻ khóa mã DES 56 bit vòng 12 giây” Trước tình hình đó, đòi hỏi phải đời chuẩn mã hóa an toàn, bảo mật tin cậy Vào ngày 26/11/2001, Học viện Tiêu chuẩn Công nghệ Quốc gia Hoa Kỳ (NIST) phê duyệt Tiêu chuẩn Xử lý Thông tin Liên bang FIPS (197) – Chuẩn Mã hóa Tiến hay AES (Advanced Encryption Standard) Việc công nhận rõ AES quan phủ người dân sử dụng để bảo vệ thông tin nhạy cảm Tình hình nước Hiện nước ta phát triển lónh vực mũi nhọn truyền thông, không trọng đến công tác ngăn chặn rỏ rỉ thông tin, bảo mật liệu Tình hình đòi hỏi phải liên tục cập nhập phát triển mã bảo mật mới, mã hóa công bố thức giới mã AES (Advanced Encryption Standard) Mã AES có ưu việt hẳn mã DES Triple-DES vốn ưa chuộng sử dụng rộng rãi tính bảo mật vốn có Ngày nay, khả xử lý máy vi tính phát triển đến mức giải mã văn mã hóa DES nhanh chóng Trang THỰC HIỆN ĐỒNG XỬ LÝ MÃ HÓA BẢO MẬT AES TRÊN ADSP VÀ FPGA Chương –Mở đầu Thế việc thực mã hóa AES đặt thách thức mã hóa giải mã AES không hoàn toàn đối xứng Trên thực nghiệm, số lõi VLSI thực mã hóa giải mã AES đạt tốc độ từ đến 7.5 Gbit/s Nhưng việc thực thi VLSI đòi hỏi phải đầu tư tốn lâu dài tình hình nước ta Mặt khác, phải nhìn nhận việc thực FPGA giảm đáng kể chi phí thiết kế VLSI chế tạo Tuy nhiên, đặc điểm không đối xứng mã hóa giải mã AES giới hạn việc thực lõi AES khâu thiết kế phải phân chia cấu trúc riêng biệt cho mã hóa giải mã, điều làm tiêu tốn lượng lớn tài nguyên FPGA Hơn nữa, với yêu cầu thiết kế khó khăn thực vài họ FPGA Đặc biệt, thực hoàn chỉnh đầy đủ khâu mã hóa giải mã AES dựa kiểu liệu khác lại tiêu tốn nhiều tài nguyên cho khâu tiền xử lý phận giao tiếp bên Vì vậy, việc lựa chọn giải thuật mã hóa bảo mật AES thực đồng xử lý DSP FPGA để xác định giải pháp dung hòa tài nguyên yêu cầu thực tế đặt Nội dung đề tài phạm vi nghiên cứu Nội dung đề tài nhằm thực ứng dụng xử lý mã hóa bảo mật liệu FPGA DSP, kết hợp thực đồng xử lý dựa vào tính uyển chuyển DSP khả tốc độ FPGA Nội dung đề tài chia làm phần: Trang THỰC HIỆN ĐỒNG XỬ LÝ MÃ HÓA BẢO MẬT AES TRÊN ADSP VÀ FPGA Chương –Thực mã hóa AES đồng xử lý phép nạp liệu khóa mật mã Sau 13 chu kỳ xung clock hoàn tất cho liệu mã hóa ngõ ra, đồng thời done tín hiệu báo hoàn thành mã hóa AES tích cực mức chu kỳ xung clock, sau tiếp tục thực mã hóa cho 128 bit … (sử dụng xung clock cấp từ thạch anh 50 MHz) Trang 125 Chương –Tổng kết THỰC HIỆN ĐỒNG XỬ LÝ MÃ HÓA BẢO MẬT AES TRÊN ADSP VÀ FPGA Chương TỔNG KẾT Tổng kết công việc Nhiệm vụ luận văn thực đồng xử lý mã hóa bảo mật AES ADSP2181 FPGA Với nhiệm vụ đặït ra, kết thi công trình bày ngắn gọn sau: • Thực thuật toán mã hóa AES phần mềm MatLab, Delphi, Visual Basic, Visual C++ Xây dựng ứng dụng cụ thể truyền liệu có bảo mật chuẩn AES 128 bit qua mạng máy tính • Thiết kế thành công đồng xử lý dựa ADSP2181 FPGA XC2S200E • Thực mã hóa AES phần cứng đồng xử lý thiết kế 1.1 Kết thực AES phần mềm máy tính Chuẩn mã hóa bảo mật AES công bố không áp dụng phần cứng mà phần mềm truyền thông internet, mạng nội hay mã hóa liệu file,… Do đó, đề tài thực mã hóa AES phần mềm lập trình máy tính : MatLab 6.5, Delphi 7.0 Visual Basic Visual C++ Theo đánh giá ban đầu, xét ngôn ngữ lập trình, MatLab hỗ trợ nhiều công cụ toán học, đặc biệt hàm ma trận (như trình bày chương 5) ngôn ngữ lập trình lại Tuy nhiên, xét quan điểm tốc độ thực thi giải thuật mã hóa, Trang 126 Chương –Tổng kết THỰC HIỆN ĐỒNG XỬ LÝ MÃ HÓA BẢO MẬT AES TRÊN ADSP VÀ FPGA MatLab lại tỏ yếu (chậm nhất), Visual Basic, Visual C++ Delphi lại hiệu 1.2 Kết thực AES đồng xử lý Kết tài nguyên sử dụng nhớ ROM, RAM, ghi, cộng, dồn kênh, … cho phần lõi mã hóa trình bày đây: HDL Synthesis Report Macro Statistics # FSMs # ROMs 256x8-bit ROM 30x8-bit ROM # Registers 1-bit register 128-bit register 32-bit register 8-bit register 6-bit register # Multiplexers 2-to-1 multiplexer # Adders/Subtractors 8-bit adder carry out 8-bit adder 6-bit adder # Comparators 6-bit comparator less # Xors 1-bit xor2 32-bit xor2 8-bit xor2 1-bit xor3 8-bit xor4 :2 : 21 : 20 :1 : 33 :5 :2 :8 : 17 :1 : 24 : 24 :3 :1 :1 :1 :1 :1 : 259 : 184 :3 : 48 :8 : 16 Trang 127 Chương –Tổng kết THỰC HIỆN ĐỒNG XỬ LÝ MÃ HÓA BẢO MẬT AES TRÊN ADSP VÀ FPGA Kết hợp phần lõi mã hóa AES khối giao tiếp bắt tay với ADSP 2181 ta có bảng kết tổng hợp số lượng tài nguyên cần sử dụng cho Spartan IIE XC2S200E : ============================================================= * Final Report * ============================================================= Final Results RTL Top Level Output File Name : aes.ngr Top Level Output File Name : aes Output Format : NGC Optimization Goal : Area Keep Hierarchy : NO Design Statistics # IOs : 25 Macro Statistics : # ROMs : 21 # 256x8-bit ROM # 30x8-bit ROM # Registers : 62 # 1-bit register # 128-bit register # 16-bit register # 3-bit register # 32-bit register # 6-bit register # 8-bit register : 20 :1 : 21 :2 : 16 :1 :4 :1 : 17 Trang 128 Chương –Tổng kết THỰC HIỆN ĐỒNG XỬ LÝ MÃ HÓA BẢO MẬT AES TRÊN ADSP VAØ FPGA # Multiplexers : 22 # 16-bit 8-to-1 multiplexer # 2-to-1 multiplexer # Tristates :1 # 16-bit tristate buffer # Adders/Subtractors : # 6-bit adder # 8-bit adder # 8-bit adder carry out # Comparators :1 # 6-bit comparator less # Xors : 24 # 1-bit xor3 # 8-bit xor4 :1 : 21 :1 :1 :1 :1 :1 :8 : 16 Trong đó, số lượng LUT, Slice, khối ngoại vi IOB sử dụng sau: Device utilization summary: Selected Device : 2s200epq208-7 Number of Slices: Number of Slice Flip Flops: Number of input LUTs: Number of bonded IOBs: Number of GCLKs: 1988 out of 2352 84% 880 out of 4704 18% 3844 out of 4704 81% 24 out of 146 16% out of 25% Đồ thị cho biết hiệu sử dụng tài nguyên: slice, flip flop, bảng tra LUT khối xuất nhập IOB FPGA XC2S200E cho đồng xử lý Trang 129 Chương –Tổng kết THỰC HIỆN ĐỒNG XỬ LÝ MÃ HÓA BẢO MẬT AES TRÊN ADSP VÀ FPGA 9000 8000 7000 6000 5000 XC2S200E 4000 Bộ đồ ng xử lý 3000 2000 1000 Slice Slice Flip Flop LUT Hình 7.1 : Đồ thị phân phối tài nguyên cho XC2S200E Ta sử dụng thạch anh 50MHz D2E kit để mã hóa liệu 128bit, sử dụng cấu trúc lặp vòng (iterative), nên tốc độ liệu tính xấp xỉ 640 Mbps Dưới bảng so sánh số lượng Slice cần dùng tốc độ liệu thiết kế đồng xử lý mã hóa với kết tham khảo từ trường Đại Học miền Nam Califonia, Học Viện Bách Khoa Worcester Đại Học Geoge Mason Warsaw (số liệu năm 2002, thực mã hóa FPGA Virtex XCV-1000) Trang 130 Chương –Tổng kết THỰC HIỆN ĐỒNG XỬ LÝ MÃ HÓA BẢO MẬT AES TRÊN ADSP VAØ FPGA Tốc độ liệu Học Viện Bách Khoa Worcester Đại học Nam California 294 353 414 Đại học Mason Warsaw 640 Bộ đồng xử lý 200 400 600 800 Mbps Slice 5000 4500 4000 3500 3000 2500 2000 1500 1000 500 4312 3528 Bộ đồng xử lý Đại học Mason Warsaw 2507 1988 Đại học Nam California Học Viện Bách Khoa Worcester Hình 7.2 : Đồ thị so sánh kết tốc độ liệu slice cần dùng đồng xử lý nhóm khác Trang 131 THỰC HIỆN ĐỒNG XỬ LÝ MÃ HÓA BẢO MẬT AES TRÊN ADSP VÀ FPGA Chương –Tổng kết Kiến nghị nghiên cứu Hướng phát triển mở rộng đồng xử lý mã hóa AES dựa ADSP2181 FPGA XC2S200E nâng cao tốc độ mã hóa, tính bảo mật mở rộng ứng dụng vào lónh vực thực tế Xét tính bảo mật, thuật toán mã hóa Rijndael AES chứng minh chống kiểu bẻ khóa cổ điển để tăng tính bảo mật nữa, tác giả luận án đề nghị giải pháp tăng số vòng lặp (hiện 10 vòng) Tuy nhiên, tài nguyên mà đơn vị FPGA sử dụng cần lớn, ta giải điều cách : ta thiết kế phần lõi mã hóa theo chế độ lặp vòng để giảm lượng tài nguyên sử dụng họ FPGA mạnh Virtex hay Spartan III, đồng thời sử dụng cấu hình DSP mạnh SHARC, Blackfin, TI C6xxx, … Với đồng xử lý mã hóa này, sử dụng phần cứng mã hóa AES linh động uyển chuyển, không cần máy tính, áp dụng đường truyền liệu cần bảo mật điện thoại, máy fax, hay máy rút tiền ATM, lónh vực mạng truyền thông, thương mại ngân hàng, quân đội Trang 132 TÀI LIỆU THAM KHAÛO [1] FIPS PUBS 197, Specification for the Advanced Encryption Standard (AES), November 26, 2001 [2] Emmanuel C Ifeachor vaø Barrie W Jervies, Digital Signal Processing – A Practical Approach, ISBN 201 54413 X; Addison-Wesley, 1995 [3] Brian Gladman AES Algorithm Efficiency, 2000 [4] Joan Daemen vaø Vincent Rijmen, AES Proposal:Rijndael, Belgium, June 1999 [5] Elisabeth Oswald, Joan Daemen vaø Vincent Rijmen, AES - The State of the Art of Rijndael’s Security, ,October 30, 2002 [6] Niels Ferguson, John Kelsey, Stefan Lucks, Bruce Schneier, Mike Stay, David Wagner, vaø Doug Whiting, Improved Cryptanalysis of Rijndael, Fall, 1999 [7] NIST Special Publication 800-38A, Computer security – Recommendation for Block Cipher Modes of Operation, December 2001 [8] K.Gaj vaø P Chodowiec, Fast implemtation and fair comparison of the final candidates for Advanced Encryption Standard using FPGA, San Francisco, April 2001 [9] Kazumaro Aoki vaø Helger Lipmaa, Fast Implementations of AES Candidates, Yokosuka-shi, Kanagawa-ken, Japan [10] Aldec, VHDL Language Reference Guide, 1997, Inc [11] Website www.analog.com, www.xilinx.com PHUÏ LUÏC PHUÏ LUÏC I KIT PHÁT TRIỂN DSP – ADDKEED •Thành phần trung tâm ADDKEED – ADSP2181: • ADSP2181 DSP 16 bit dấu chấm cố định (16 bits fixed – point DSP), có khả xử lý 30 triệu lệnh giây (30 MIPS) nâng lên đến 40 MIPS • Bộ nhớ chương trình nhớ liệu nội lên đến 32KB, đủ để thực giải thuật xử lý tín hiệu số thông thường, khả mở rộng nhớ 4MB • Khả truy xuất 1K ngoại vi 16 bit • Có thể khởi động từ ROM từ PC thông qua cổng IDMA song song 16 bit Hình 1: Sơ đồ khối ADDKEED Khối nhớ giải mã: • Chứa nhớ ROM khởi động 1Mb, mở rộng lên 2Mb • Bộ giải mã địa PAL16V8C, tạo tín hiệu giải mã cho ngoại vi thành phần mở rộng • Có khả chọn thiết bị khởi động cho DSP từ ROM từ cổng song song 16 bit Khối thu thập tái tạo tín hiệu âm – Codec TLC320AC01C: o Khối codec dùng để xử lý tín hiệu dải âm tần, với băng thông lọc tối đa 10.8 KHz o Giao tiếp nối tiếp đồng với DSP, với tốc độ truyền khoảng Mbps o Tích hợp ADC DAC, ngõ vào ADC có lọc anti-alias, DAC có lọc tái tạo ngõ •Khối thu thập tái tạo tín hiệu tương tự - THS1206 TLV5619: • Khối thu thập tín hiệu tương tự - THS1206: o Chứa ADC 12 bit, tốc độ lấy mẫu Msps với ngõ vào đồng thời o Có khả giao tiếp song song với DSP nhằm tăng tốc độ thu thập o Tích hợp FIFO o Có thể ứng dụng radar, viễn thông, ứng dụng điều khiển, • Khối tái tạo liệu tương tự - TLV5619: o Chứa DAC 12 bit, giao tiếp song song với DSP o Đơn giản, dễ điều khiển o Có thể ứng dụng điều chế, tạo sóng, thiết bị điều khiển chuyển động, •Khối giao tiếp RS-232 – ST16C550: • Chứa UART lập trình với khả tích hợp 16 byte FIFO cho thu phát • Hoạt động song công, với hệ thống ngắt thu ngắt phát đầy đủ • Chứa giao tiếp modem chuẩn • Được ứng dụng chủ yếu truyền liệu với máy tính với tốc độ tối độ 1.5 Mbps • Giao tiếp song song bit với DSP • •Khối bàn phím hiển thị: • Nhập: bàn phím gồm 16 phím Dip-SW • Xuất: led đơn, led đoạn LCD • Các khối nhập xuất điều khiển IC tích hợp có khả giao tiếp với DSP chuẩn I2C, hỗ trợ thiết bị nhập/xuất cho ADDKEED Với khối đặc tính kỹ thuật vậy, ADDKEED hoàn toàn thỏa mãn tiêu chuẩn đề bắt đầu trình thiết kế Thêm vào đó, ADDKEED thiết kế với bus mở rộng nhằm làm tăng khả mở rộng ADDKEED PHỤ LỤC GIỚI THIỆU SƠ ĐỒ KẾT NỐI TRÊN KIT DIGILAB 2E (D2E) TÓM TẮT LÝ LỊCH TRÍCH NGANG Họ tên : NGUYỄN NGỌC MAI KHANH Phái : Nam Ngày tháng năm sinh : 15 - 02– 1980 Nơi Sinh : Vũng Tàu Địa liên lạc : Bộ môn Kỹ Thuật Điện Tử, Khoa Điện – Điện Tử, Trường Đại Học Bách Khoa Tp.HCM Quá trình đào tạo: - Từ 1997 – 2002, Học trường ĐH Bách Khoa Tp.HCM - Từ 2002 đến nay, theo học cao học ngành Kỹ Thuật Vô Tuyến – Điện Tử, khóa 13, Trường ĐH Bách Khoa Tp.HCM Quá trình công tác: Từ 2002 đến nay, công tác Bộ môn Kỹ Thuật Điện Tử, Khoa Điện – Điện Tử, Trường Đại Học Bách Khoa Tp HCM ... mã AES • Thiết kế thi công phần cứng đồng xử lý dựa ADSP2 181 FPGA • Thực mã hóa AES đồng xử lý Trang Chương II TỔNG QUAN VỀ MÃ HÓA BẢO MẬT THỰC HIỆN ĐỒNG XỬ LÝ MÃ HÓA BẢO MẬT AES TRÊN ADSP VÀ... MẬT AES TRÊN ADSP VÀ FPGA Chương –Thuật toán mã hóa AES Hình 3.15: Mã giả tương đương phép giải mã Trang 41 THỰC HIỆN ĐỒNG XỬ LÝ MÃ HÓA BẢO MẬT AES TRÊN ADSP VÀ FPGA Chương –Thuật toán mã hóa AES. .. đến mức giải mã văn mã hóa DES nhanh chóng Trang THỰC HIỆN ĐỒNG XỬ LÝ MÃ HÓA BẢO MẬT AES TRÊN ADSP VÀ FPGA Chương –Mở đầu Thế việc thực mã hóa AES đặt thách thức mã hóa giải mã AES không hoàn