Thiết kế mạch số với VHDL và verilog tập 1 tống văn on

THƯ VIỆN ĐẠI HỌC NHA TRANG M 621.38 T 455 T.1 irlß g Văn On (Chủ hiên) THIẾT KÊ MẠCH số VỚI DL ỉVerilog Quyển sách trình bày việc thiết kế mạch số bao gồm mạch tổ hợp, mạch máy trạng thái hữu hạn cách sử dụng ngôn ngữ mô tả phần cứng: VHDL Verilog Hầu hết thí dụ viết hai ngôn ngữ cho ta mạch logic tổng hợp »££> (?Ểàở- "tÀữKỹ Íạ-K d ã đến wfi thu VIENDAI HOCNHATRANG tắ a n ệtt củ a cÁútKỷ t t Xin vui lịng: • • Không xé sách Không gạch, viết, vẽ lên sách NHÀ XUẤT BẢN LAO ĐỘNG Xà HỘI Ml Tống Văn On (Chủ hiến) THIẾT KẾ MẠCH SỐ VỚI | t ậ p | I1 I NHÀ XUẤT BÂN LAO ĐỘNG Xà HỘI Lời mờ đầu I LỜI MỞ ĐẦU Quyển sãch sử dụng hai ngôn ngữ mô tả phần cứng chuẩn công nghiệp VHDL Verilog Cả hai ngôn ngữ sử dụng rộng rãi IEEE (Institute of Electrical and Electronic Engineers) chấp thuận Các phiên ngôn ngữ đặc thù sử dụng sách IEEE 1076 ’93 cho VHDL IEEE 1364 cho Verilog Tất mô hình (model) kiểm tra cách sử dụng công cụ mô tổng hợp VeriBest Incorporated phát triển Bất kỳ nơi có diện mạch logic tổng hợp (synthesized logic circuit), mạch tối ưu hóa diện tích trừ trường hợp khác cụ thể Quyển sách bao gồm 12 chương chia thành tập Tập 1: Từ chương đến chương Chương Mở đầu Chương định nghĩa linh kiện ASIC FPGA, giới thiệu tiêu lựa chọn linh kiện ứng dụng cho trước Ngôn ngữ mô tả phần cứng HDL khái niệm công cụ thiết kế tự động giới thiệu Chương Ràng buộc tổng hợp Chương trình bày ảnh hưởng ràng buộc khác lên mạch tổng hợp thiết kế cụ thể Một kịch ràng buộc thiết kế điển hình mơ tả chi tiết Chương N guyên tắc ngôn ngữ Chương trình bày ngun tắc hai ngơn ngữ mô tả phần cứng: VHDL Verilog Cấu trúc chương trình trình bày cách trước tiên định nghĩa đơn vị thiết kế cách thức liên kết chúng vói nhau, mơ tả thành phần đơn vị thiết kế Các phép gán định nghĩa với biểu thức bên chúng Các tốn tử tốn hạng hình thành biểu thức mô tả chi tiết Chương T hiết k ế mơ hình Chương cung cấp danh sách khuyến cáo, vấn đề kỹ thuật cần khảo sát ta thiết kế ASIC FPGA Chương Cấu trúc th iết kế Chương trình bày việc cấu trúc chương trình HDL cấu trúc phần cứng suy ta mơ hình thiết kế mức truyền ghi (RTL) Các cấu trúc chương trình nhóm lại thảo luận riêng biệt Chương Mơ hình mạch logic tổ hợp Chương trình bày mơ hình mạch logic tổ hợn thơng dụng: mạch ghép kênh, mạch mã hóa, mạch mã hóa ưu tiên, mạch giải mã, mạch so sánh ALU Trong đa số trường hợp, nhiều phương pháp mơ hình khác cho mạch trình bày Chương Mơ hình mạch logic Chương trình bày cách thức mơ hình mạch chốt, flipflop, ghi dịch hồi tiếp tuyến tính, mạch đếm chia tần số Tập 2: Từ chương đến chương 12 Chương Máy trạng thái hữu hạn Chương trình bày chi tiết khía cạnh khác việc mơ hình máy trạng thái 13 thí dụ máy trạng thái trình bày giúp người đọc có thêm nhiều kỹ thực tế việc thiết kế mơ hình máy trạng thái hữu hạn Chương Mơ hình tổ hợp Chương trình bày việc mơ hình mạch dịch bit, mạch cộng, mách trừ, mạch nhân mạch chia dựa việc thực mạch tổ hợp mạch Chương 10 Mạch đệm 3-trạng thái Chương 10 bao gồm nhiều thí dụ khác cách thức suy mạch đệm 3-trạng thái Thiết kế mạch số với VHDL&Verilog II Chương 11 V iết công cụ k iể m tra Chương 11 mô tả cấu trúc công cụ kiểm tra mô vấh đề liên quan C hương 12 Mơ h ìn h th ự c tế Chương 12 trình bày th í dụ mơ hình tương đối lớn bao gồm: tầng đường ơhg 3-trạng thái, đồng hồ báo thức, mạch phân xử bus, mạch ước số chung lớn n h ất mạch phát lỗi & sửa sai Nội dung sách biên soạn từ tài liệu sau: Quyển “HĐL chip design” Douglas Smith, 1998 Quyển “VeriBest FPGA Synthesis HDL Reference Manual” VeriBest Incorporated, 1998 Tài liệu “IEEE Standard Hardware Description Language Based òn the Verilog Hardware Description Language” , 1995 2000 Tài liệu “IEEE Standard VHDL Language Reference Manual”, 2000 Đối tượng sách sinh viên thuộc chuyên ngành điện, điện tử, viễn thông, công nghệ thông tin trường đại học cao đẳng Người đọc cần có kiến thức kỹ thuật số, mạch logic biết qua ngơn ngữ lập trìn h Pascal, c, v.v Rất mong sách mang lại nhiều tiện lợi cho người đọc nghiên cứu vằ học tập Chúc bạn thành công mong nhận ý kiến dóng góp, phê bình cho sai sót cịn tồn TP Hồ Chí Minh, tháng năm 2007 M K PUB mk.pub@minhkhai.com.vn www.minhkhai.com.vn Thư ngỏ THƯ NGỎ Kính thưa quý Bạn đọc gần xa! Trước hết, Ban xuất xin bày tỏ lòng biết ơn niềm vinh hạnh đơng đảo Bạn đọc nhiệt tình ủng hộ tủ sách MK.PUB Trong thời gian qua vui cảm ơn Bạn gửi e-mail đóng góp nhiều ý kiến quý báu cho tủ sách Mục tiêu phương châm phục vụ là: • Lao dộng khoa học nghiêm túc • Chất lượng ngày chất lượng • Tất Bạn đọc Một lần nữa, Ban xuất MK.PUB xin kính mời quỷ Bạn đọc tiếp tục tham g ia đ ể nâng cao chất lượng sách Cụ thể: Trong trình sử dụng sách, quý Bạn phát thấy sai sót (dù nhỏ) xin đánh dấu, ghi nhận xét ý kiến Bạn bên cạnh gửi sách cho theo địa chỉ: Nhà sách Minh Khai 249 Nguyễn Thị Minh Khai, Q.I, Tp Hồ Chí Minh E-mail: mk.book©minhkhai.com.vn mk.pub@minhkhai.com.vn Chúng tơi xin hồn lại cước phí bưu điện gửi trả lại Bạn sách tên Ngồi chúng tơi cịn gửi tặng Bạn cuốh sách khác tủ sách MK.PUB Bạn chọn sách theo danh mục thích hợp gửi tới Bạn Với mục đích ngày nâng cao chất lượng tủ sách MK.PƯB, mong nhận hợp tác nhiệt tình quý Bạn đọc gần xa ‘MK.PUB Bạn đọc đồng hành” để nâng cao chất lượng sách Một lần xin chân thành cảm ơn MK.PVB Mục lục V (MỊ® MỤC LỤC LỜI MỞ ĐẦU I MỤC LỤC III MỞ ĐẦU 1.1 MỞ ĐẦU 1.2 ASIC VÀ FPGA 1.2.1 ASIC 1.2.2 FPGA 1.2.3 Lựa chọn ASIC FPGA 1.3 HỆ PHƯƠNG PHÁP THIẾT KẾ TRÊN-XUỐNG 1.4 NGÔN NGỮ MÔ TẢ PHẦN CỨNG (HDL) 1.4.1 HDL gì? 1.4.2 Quá trình phát triển VHDL 1.4.3 Quá trình phát triển Verilog 1.4.4 Verilog VHDL 1.5 CÔNG CỤ THIẾT KẾ T ự ĐỘNG 12 1.5.1 Mô 13 1.5.2 Mô lỗi 14 1.5.3 Tổng hợp mức truyền ghi (RTL) 17 1.5.4 Tối ưu hóa mức RTL 19 1.5.5 Tối ưu hóa mức logic 21 1.5.6 Tối ưu hóa mức cổng 21 1.5.7 Tổng hợp kiểm tra 22 1.6 THUẬT NGỮ 26 RÀNG BUỘC TỔNG H ộ p 31 2.1 MỞ ĐẦU 31 2.2 TƠÌ ƯU HĨA MẠCH LOGIC TỔ HỢP 32 2.3 KỊCH BẢN RÀNG BUỘC THIẾT KẾ ĐIỂN HÌNH 34 2.3.1 Định nghĩa dạng sóng xung clock 34 2.3.2 Ràng buộc ngõ vào 36 2.3.3 Ràng buộc ngõ 38 I® Thiết k ế mạch sô' với VHDL&Verilog VI 2.4 HỖ TRỢ CHO TỔNG HỢP CỦA HDL 39 2.5 THUẬT NGỮ 39 NGUYÊN TẮC c BẢN CỦA NGÔN NGỮ 41 3.1 THỰC THỂ THIẾT KỂ 41 3.1.1 Thực thể th iết k ế VHDL 41 3.1.2 Thực th ể th iết k ế Verilog 42 3.2 CẤU TRÚC CHƯƠNG TRÌNH 43 3.2.1 Phát biểu khai báo 43 3.2.2 Phát biểu đồng thời 44 3.2.3 P h át biểu 44 3.3 KIỂU D ữ LIỆU VÀ ĐỐI TƯỢNG D ữ LIỆU 46 3.3.1 Kiểu liệu VHDL 48 3.3.2 Đối tượng liệu VHDL 49 3.3.3 Kiểu liệu Verilog 50 3.3.4 Đối tượng liệu Verilog 50 3.4 BIỂU THỨC 51 3.5 TỐN HẠNG 51 3.5.1 Tốn hạng literal 52 3.5.2 Toán hạng định danh 53 3.5.3 Toán hạng kết tập 53 3.5.4 Toán hạng gọi hàm 57 3.5.5 Toán hạng gán tên số slice 57 3.5.6 Toán hạng biểu thức hạn chế 60 3.5.7 Toán hạng biến đổi kiểu 62 3.5.8 Toán hạng ghi phần tử ghi 64 3.6 TỐN TỬ 67 3.6.1 Tốn tử tải 67 3.6.2 Toán tử số học 67 3.6.3 Toán tử dấu 67 3.6.4 Toán tử quan hệ 67 3.6.5 Tốn tử khơng 67 3.6.6 Tốn tử sơ'học logic 73 3.6.7 Tốn tử logic bit 73 3.6.8 Toán tử dịch bit 76 3.6.9 Toán tử nối chép 79 3.6.10 Toán tử rút gọn 79 3.6.11 Tốn tử điều kiện 82 I® Mục lục 3.7 THUẬT NGỮ 83 THIẾT KẾ VÀ MÔ HÌNH 87 4.1 MỞ ĐẦU 87 4.2 KHUYẾN CÁO THIẾT KẾ VÀ MƠ HÌNH 87 4.2.1 Khuyến cáo q trình thiết kế 87 4.2.2 Khuyên cáo giảm công suất 87 4.2.3 Vâh đề kiểm tra thiết kế để kiểm tra (DFT) 87 4.2.4 Khuyến cáo công cụ kiểm tra 88 4.2.5 Khuyến cáo tổng qt việc mơ hình 88 4.2.6 Đảm bảo độ xác mơ 89 4.2.7 Cải thiện tốc độ mô 89 4.2 89 Khuyến cáo rnơ hình 4.2.9 Khuyến cáo chung mơ mơ hình 4.3 VẤN ĐỂ BIÊN DỊCH MƠ PHỎNG 90 90 4.3.1 Port ngõ port đệm 90 4.3.2 Hạn chế độ rộng dải không ràng buộc 91 4.3.3 Toán tử bên trái toán tử gán 92 4.3.4 Thơng số khơng ràng buộc chương trình 92 4.3.5 Chương trình khơng thấy từ gói riêng biệt 94 4.3.6 Quá tải chương trình sử dụng kiểu integer natural 94 4.3.7 Nối biểu thức chương trình 94 4.4 VẤN ĐỀ THỜI GIAN CHẠY MÔ PHỎNG 95 4.4.1 Danh sách độ nhạy/sự kiện đầy đủ 95 4.4.2 Đảo chiều dải có kiểu vector 95 4.4.3 Phát cạnh - w ait if 96 4.4.4 Phụ thuộc thứ tự phát biểu đồng thời 97 4.5 VẤN ĐỀ BIÊN DỊCH TỔNG HỢP 99 4.6 VẤN ĐỀ CHUNG CỦA TỔNG HỢP VÀ MÔ PHỎNG 101 4.6.1 Khi sử dụng others default 101 4.6.2 Phép gán tín hiệu biến 102 4.6.3 Phép gán thủ tục chận không chận 109 4.6.4 Ngõ vào tùy định đốì với phát biểu case 114 4.6.5 Giá trị ngõ tùy định từ phát biểu case 115 4.6.6 So sánh kiểu dải vector có độ rộng khác 117 4.7 VẤN ĐỀ MƠ HÌNH TỔNG QUÁT 118 4.7?1 Sử dụng thuộc tính 118 4.7.2 Sử dụng p a ck ag e 123 Thiết k ế mạch sơ' với VHDL&Verilog VIII 4.7.3 Q tải tốn tử chương trìn h 125 4.7.4 Hằng bị trì hỗn 130 4.7.5 Hàm mở rộng làm trịn 132 4.7.6 Dùng chung tài nguyên 134 4.8 THUẬT NGỮ CẤU TRÚC THIẾT KẾ 139 5.1 MỞ ĐẦU 139 5.2 CẤU TRÚC THÔ 139 5.3 CẤU TRÚC THÔ/TRUNG BÌNH 147 5.4 CẤU TRÚC TRUNG BÌNH 153 5.5 CẤU TRÚC TINH 153 5.5.1 P r ó c e d u re /ta s k 153 5.5.2 F u n c tio n 156 5.6 Th u ậ t n g ữ 161 MƠ HÌNH MẠCH LOGIC T ổ HỢP 163 6.1 MỞ ĐẦU 163 6.2 PHUƠNG t r ì n h LOGIC/SỐ HỌC 164 6.3 ĐIỀU KHIỂN CẤU TRÚC LOGIC 166 6.4 MẠCH GHÉP KÊNH 167 6.5 MẠCH Mà HÓA 173 6.6 MẠCH Mà HÓA Ư u TIÊN 179 6.7 MẠCH GIẢI Mà 183 6.8 MẠCH SO SÁNH 200 6.9 ALU 203 6.10 THUẬT NGỮ 136 207 MÔ HÌNH MẠCH LOGIC TUẦN T ự 209 7.1 MỞ ĐẦU 909 7.2 MƠ HÌNH MẠCH CHỐT 209 7.3 MƠ HÌNH FLIPFLOP 221 7.4 THANH GHI DỊCH H i TIẾP TUYÊN TÍNH 231- 7.5 MẠCH ĐẾM 241 Chương 1: Mở đầu 1 MỞ ĐẦU 1.1 MỞ ĐẦU Theo truyền thơng, thiết kế số (digital design) q trình thiết kế đạt mạch điện theo phương pháp thủ công cách sử dụng công cụ nhập sơ đồ mạch (schematic entry tool) Quá trìn h có nhiều bất lợi, nhanh chóng thay th ế phương pháp Những người thiết kê hệ thống phải tranh đua tạo nên nhanh tốt sản phẩm có giá hợp lý môi trường cạnh tranh cao Để đạt điều này, người thiết kế hướng đến việc sử dụng hệ phương pháp thiết kế trên-xuống (top-down design methodology) bao gồm việc sử dụng ngôn ngữ mô tả phần cứng HDL (hardware description language) phần mềm tổng hợp, với trình mô theo cách cũ Sản phẩm trường hợp cá biệt thiết bị điện tử chứa mạch tích hợp ứng dụng cụ thể ASIC (application-specific integrated circuit) dải cọng lập trình dạng trường FPGA (field-programmable gate-array) Trong năm gần đây, ngày nhiều người thiết kế chấp nhận hệ phương pháp thiết kế trên-xuông cho dù hệ phương pháp làm cho họ xa rời việc thiết kế mức logic mức transistor dể đến với lập trình trừu tượng (abstract programming) Việc đưa vào ngơn ngữ mô tả phần cứng chuẩn công nghiệp công cụ tổng hợp thương mại có sẵn giúp củng cơ' fiệ phương pháp thiết kế mang tính cách mạng Những thuận lợi rõ ràng phương pháp thiết kế người kỹ sư cần phải thay đổi Một sô' thuận lợi là: Khả sản xuất tăng dẫn đến chu kỳ phát triển với nhiều đặc trưng sản phẩm ngắn làm giảm thời gian đưa thị trường Giảm chi phí kỹ thuật khơng lặp lại NRE (non-recurring engineering cost) Cho phép tái sử dụng thiết kế Tăng tính linh động đôi với thay đổi thiết kế Thăm dò nhanh kiến trúc thay Thăm dò nhanh thư viện công nghệ thay Cho phép sử dụng phần mềm tổng hợp để rà soát cách nhanh chóng khoảng diện tích thiết kê' định thời, tự động tạo mạch điện khả kiểm tra (testable circuit) Kiểm tra, xác minh thiết kê' tốt dễ dàng Quyển sách sử dụng hai ngôn ngữ mô tả phần cứng chuẩn công nghiệp VHDL Verilog Cả hai ngôn ngữ sử dụng rộng rãi IEEE (Institute of Electrical and Electronic Engineers) chấp thuận Các phiên ngôn ngữ đặc thù sử dụng sách IEEE 1076 ’93 cho VHDL IEEE 1364 cho Verilog Tất mơ hình (model) kiểm tra cách sử dụng công cụ mô tổng hợp VeriBest Incorporated phát triển Bất kỳ nơi có diện mạch logic tổng hợp (synthesized logic circuit), mạch tối ưu hóa diện tích trừ trường hợp khác cụ thể Chương 7: Mơ hình mạch logic T h ể h iệ n L FSR 5-bit v 8-bit (tiế p th eo ) 2« H * in p u t Clock, Reset; o u u t [4:0] Yl; o u u t [7:0] Y2; LFSR_GENERIC_MOD #(5) LFSR_5(Clock, Reset, Yl); LFSR_GENERIC_MOD #(8) LFSR_8(Clock, Reset, Y2); endm odule 7.5 MẠCH ĐẾM Một ghi ngang qua chuỗi xác định trước giá trị nhị phân (các trạng thái) nhờ vào việc áp dụng xung ngõ vào nhiều ngõ vào gọi mạch đếm Mạch đếm đếm số' lần xuất kiện, nghĩa xung ngõ vào xuất ngẫu nhiên theo khoảng thời gian Các mạch đếm sử dụng rộng rãi thiết kế số với nhiều ứng dụng Ngoài việc đếm tổng quát, mạch đếm sử dụng làm mạch chia xung clock tạo tín hiệu điều khiển việc định thời Q u yết đ ịn h cấu trú c m ạch đếm mô h ìn h Có nhiều cách qua mạch đếm thực hiện, điều phụ thuộc vào yêu cầu thiết kế Một số tùy chọn sau tùy thuộc vào mạch đếm đồng không đồng cần đến M ạch đếm đồng Tất flipflop mạch đếm đồng nhận nguồn xung clock chuyển trạng thái đồng thời hay cách đồng Các mạch đếm đồng dễ thiết kế kiểm tra, phụ thuộc vào sáp xếp so vởi mạch đếm không dồng tương đương Ba tùy chọn cho mạch đếm đồng là: a) Đơn giản thông dụng Mạch đếm nhị phân tăng hay giảm đồng mơ hình cách cộng trừ sơ 1, sử dụng tốn tử số học “+” phép gán đật đoạn mã suy mạch logic đồng Mạch logic suy cho mạch cộng mạch trừ điều khiển thời gian tổng hợp để có câu trúc truyền số nhớ (ripple-carry structure) thấy trước số nhớ (carry-look-ahead structure) (xem thí dụ 7.13) b) Cấu trúc chi tiết mơ hình Giơng mạch cộng trừ, mạch đếm đồng mơ hình để có cấu trúc chi tiết cụ thể, xem mạch cộng dạng cấu trúc chương Mạch cộng mạch trừ đơn đặt đoạn mã suy mạch logic đồng Hầu hết ứng dụng không yêu cầu mạch đếm mô hình mức chi tiết c) Sử dụng LFSR LFSR sử dụng để mơ hình mạch đếm đồng Việc thiết kế tương đối phức tạp chuỗi đếm giả ngẫu nhiên, mạch logic hồi tiếp rút gọn nhiều dẫn đến mạch nhỏ hoạt động nhanh so với mạch tạo từ mạch đếm nhị phân tương đương Điều đặc biệt mạch đếm cần đếm số kiện lớn yêu cầu ghi đếm có độ rộng lớn Một mạch đếm trước tiên dược mơ khơng có số đếm cuối cho mạch đếm đếm liên tục cho phép chuỗi giả ngẫu nhiên suy (xem thí dụ 7.14) M ạch đếm khơng đồng hộ Mạch đếm khơng đồng đơi cịn gọi mạch đếm gợn sóng chuyển trạng thái flipflop truyền từ flipflop đến flipflop chuỗi tất flipflop dầu đạt đến giá tri ổn định (trạng thái mới) Mỗi flipflop chia tần số tín hiệu ngõ vào cho Các mạch đếm không đồng nhỏ đáng kể, đặc biệt mạch chia xung clock theo thừa số 2n n số nguyên dương bât kỳ lớn Phụ thuọc vao ưng dụng, mọt flipflop phụ tái đồng cần đên tồng ngõ Để đếm đến giá trị khcng phải thừa số 2n, mạch logic phụ hồi tiếp yêu cầu để phát giá trị sô" đếm cuối reset mạch đếm trở vê giá tn đêm bắt đâu, Trong trương hợp này, flipflop tái dong lạ cần thiết để tạo reset khơng đồng (xem các,thí dụ 7.15 7.16) Thiết k ế mạch số với VHDL&Verilog T h í d ụ 7.12 M ạch đ ế m 5-bit đ ế m tă n g b i v g iả m b i Mạch đếm 5-bit đếm tăng (đếm lền) Up mức logic đếm xuấng Down logic Với điều kiện khác Up Down, mạch đếm tri giá trị đếm không đổi Reset đồng (Reset) không quan tâm đến tín hiệu Up Down, th iết lập mạch đếm P h át biểu c ase nối Up Down làm cho mơ hình dễ đọc Việc tự động dùng chung tài nguyên có nghĩa tốn tử “+” tổng hợp th àn h mạch cộng/trừ Các công cụ tổng hợp từ VeriBest Corporated thực mặc định kiểu mạch thấy trước số nhớ Với VHDL, toán tử “+” thực lời gọi hàm đến hầm “+” tải định nghĩa gói Numeric_STD IEEE 1076.3 VHDL Điều cho phép đốỉ tượng có kiểu unsigned cộng vào đối tượng có kiểu integer Thí dụ 7.Ỉ2: Mạch đếm đếm lên đếm xuấng - VHDL lib r a ry IEEE; u se IEEE.STD_Logic_1164.all, IEEE_Numeric_STD.all; e n tity CNT_UP1_D0WN2 is p o r t (Clock, Reset, Up, Down: in std_logic; Count: o u t unsigned(4 d o w n to 0)); e n d e n tity CNT_UP1_D0WN2; a r c h ite c tu r e RTL o f CNT_UPl_DOWN2 is b e g in p ro c e ss (Clock) v a ria b le UpDown: unsignedd d o w n to 0); v a ria b le Count_v: unsigned(4 d o w n to 0); b e g in UpDown := Up & Down; if rising_edge (Clock) th e n if (Reset = ‘1’) th e n Count_v := “0000”; e lse c a s e UpDown is » w h e n “00” => Count_v := Count_v; —(1) w h e n “10” => Count_v := Count_v + 1; w h e n “01” => Count_v := Count_v - 2; w h e n o th e r s => Count_v := Count_v; —(2) Hai phép gán nhánh c a se giống nên có th ể kết hợp ~ Chúng để riêng rẽ chó sáng sủa e n d case e n d if; e n d if; Count