www.tinhgiac.com giao trinh php can ban

www.tinhgiac.com giao trinh php can ban tài liệu, giáo án, bài giảng , luận văn, luận án, đồ án, bài tập lớn về tất cả c...

Trang 3

MỤC LỤC

; Trang

Loi noi dau 02

Phần 1: Cơ sở lý thuyết đề tài 03 1-1 Tổng quan về mạch số 03 1-2 Các hàm logic cơ bản 04 1-3 Mach dién céng TTL 07 1-4 Mach logic t6 hop 12 1-5 Mach day 23 1-6 Bộ đêm 28

1-7 Bộ tạo xung clock IC NE555 38

Phần 2:Quá trình thiết kế và nguyên lý hoạt động 41

2-1 Tổng quanđềtài - 41

2-2 Chức năng của hệ thông hẹn giờ cho thiệt bị điện 42 2-3 Sơ đồ khôi của hệ thông hẹn giờ cho thiệt bị điện 42

2-4 Thiệt kê chỉ tiệt từng khôi 43

2-5 Sơ đô nguyên lý hệ thông hẹn giờ cho thiệt bị điện 48

Đề tài: Thiết kế hệ thông hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuần

Trang 4

LỜI NÓI ĐÀU

rong những năm gần đây công nghệ vi điện tử phát triển rất

mạnh mẽ Sự ra đời của các vi mạch cỡ lớn, cực lớn với giá thành giảm nhanh, khả năng lập trình ngày càng cao đã mang

lại những thay đổi sâu sắc trong ngành kỹ thuật điện tử Mạch số, ở những mức độ khác nhau đã và đang thâm nhập vào tất cả các thiết bị

điện tử thông dụng và chuyên dụng Vì vậy môn học: “Kỹ thuật sé va

mạch lôg¡c” sẽ giúp các sinh viên ngành điện tử tìm hiểu sâu sắc về điện

tử số, nắm được những vấn đề cốt lõi, tăng cường năng lực giải quyết các vấn đề kỹ thuật trong thực tế

Sau khi đã được học môn: “Kỹ thuật số và mạch lôgic” và được sự

hướng dẫn của cô giáo Nguyễn Thị Minh em đã chọn đề tài: “Thiết kế hệ thống hẹn giờ cho thiết bị điện” làm đồ án môn học này Với mục đích là vận dụng được những kiến thức điện tử số đã được học vào thiết

kế những bài toán ứng dụng thực té

Trong quá trình thực hiện đồ án không tránh khỏi những sai sót,

em rất mong nhận được sự góp ý chỉ bảo thêm của thầy cô và bạn bè

để có thể hoàn thiện hơn cho đề tài

Em xin chân thành cảm ơn cô giáo Nguyễn Thị Minh đã chỉ bảo

tận tình trong quá trình thực hiện đề tài này, cảm ơn tất cả mọi ý kiến đóng góp của thầy cô và bạn bè

Sinh viên thực hiện !

Đề tài: Thiết kế hệ thông hẹn giờ cho thiết bị điện SVTH: Nguyên Đình Tuân

Trang 5

ĐÒ ÁN THIẾT KÉ MẠCH LOGIC

Đètài: “Thiết kế hệ thống hẹn giờ cho thiết bị điện” Giáo viên hướng dẫn: Nguyễn Thị Minh

Sính viên thực hiện: Nguyên Đình Tuần

Lớp: 46K-ĐTVT, Khoa Công Nghệ

PHAN 1: CO’ SO’ LY THUYET DE TAI

1- 1 Tổng quan về mạch số

Các mạch xử lý tín hiệu chỉ ở mức cao và thấp gọi là mạch số Căn cứ vào đặc điểm và chức năng logic, chúng ta phân loại mạch số

thành hai loại chính: mạch tổ hợp và mạch dãy

1- 1.1 Mạch tô hợp

Là mạch mà tín hiệu ra chỉ phụ thuộc vào tín hiệu vào Phương trình tín hiệu ra của mạch:

Yj =f(X1, Xa Xe) pa tem —

Trong mạch có n dau vao, m dau ra Cac X; (i = 1+n ) là các tín hiệu vào, các tin hiéu Y, (j = 1+ m) la tin hiéu ra

X= { Xi, Xo, ., Xn }: Tap cac tin hiéu vao

Y={Y(,Y:, , Ym }: Tập hợp các tín hiệu ra

Trang 6

Là mạch có tín hiệu ra phụ thuộc không những vào tín hiệu vào mà còn phụ thuộc trạng thái trong của mạch, nghĩa là mạch có lưu trữ, nhớ các trạng thái

Trong mạch dãy trạng thái đầu ra ổn định ở thời điểm xét bất kỳ

không chỉ phụ thuộc vào trạng thái đầu vào thời điểm đó mà còn phụ thuộc cả vào trạng thái bản thân mạch điện ở thời điểm trước (trạng thái trong).Cấu trúc mạch như hình 1.2 X: ——>y | lg X —— ———> Z; xX —— Mạch tổ hợp — Z, YL § WwW, Wx Mach < nhớ i

Hình 1.2: Sơ đồ khối mạch day

Xét hình 1.2, X(x1, x2, ., xi) là tín hiệu đầu và ở thời điểm xét tụ,

Z(Z1, Z2, ., Z) la tin hiéu dau ra & tn, W (wi, We, ., Wk) la tin hiéu dau

Trang 7

Bảng 1.1: Bảng chân lí hàm AND

c Phương trình đầu ra:

Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm AND

như sau:

f (X1,X2, ., Xa) = X4.X¿ Xn ;n = 1, 2, 3,

Trong đó: f là đầu ra, x; là các đầu vào

Hàm AND là hàm có 1 hoặc nhiều đầu vào và có một đầu ra duy nhất 1- 2.2 Ham OR a Ky hiéu: Ký hiệu của cổng OR như hình 1.4 — Z=A+B B Hình 1.4: Ký hiệu cổng OR

b Bang chan Ii:

Ta có bảng chân lí của hàm AND như sau (bảng 1.2): A B Z 0 0 0 0 1 1 1 0 1 1 1 1 Bảng 1.2: Bảng chân lí hàm OR

Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm OR

như sau:

Í (XI, Xa, , Xa)= X+ +Xa+ +Xa;n=t1,2,3,

Hàm OR là hàm có 1 hoặc nhiều đầu vào và có một đầu ra duy nhất

1- 2.3 Hàm NOT

a Ký hiệu:

Ký hiệu của công NOT như hình 1.5

Đầu vào Đầu ta

A A

Hình 1.5: Ky hiéu céng NOT

Trang 8

b Bảng chân lí: Ta có bảng chân lí của hàm NOT như sau (bảng 1.3): A Z 0 1 1 0

Bang 1.3: Bang chan li ham NOT

c Phuong trinh dau ra:

Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm NOT

như sau:

f(x)=X

Trong đó: f là đầu ra, x đầu vào

Hàm NOT là hàm có đầu vào và đầu ra duy nhất 1- 2.4 Ham NOR a Ky hiéu: Ký hiệu của cổng NOR như hình 1.6 —— Z =À+B = Hinh 1.6: Ky hiéu céng NOR b Bảng chân lí: Ta có bảng chân lí của hàm NOR như sau (bảng 1.4): A B Z 1 1 0 0 1 0 1 0 0 0 0 1 Bảng 1.4: Bảng chân lí hàm NOR

Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm NOR

như sau:

f (X, Xa, , Xa)= XỊ +X¿ + +Xa;vớin= 1,2, 3,

Trong đó: f là đầu ra x; là các đầu vào

Đề tài: Thiết kế hệ thông hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuân

Trang 9

Hàm NOR là hàm một hoặc nhiều đầu vào và có một đầu ra duy nhất 1- 2.5 Hàm NAND a Ký hiệu: Ký hiệu của cổng NAND như hình 1.7 A FEAR B J b——— Hinh 1.7: Ky hiéu céng NAND b Bảng chân lí: Ta có bảng chân lí của hàm NAND như sau (bảng 1.5): A B Z 1 1 0 0 1 1 1 0 1 0 0 1 Bảng 1.5: Bảng chân lí hàm NAND

Từ bảng chân lí ta có phương trình tổng quát đầu ra của hàm

NAND như sau:

Í (X, Xạ, , Xn)= X1.X¿—- Xa,vớin=1,2,3,

Trang 10

14| 13L J12L 11| 10 19Ị |8 JTỊI2II3 Gr iel iA TY 2A 2Ý 3A 6ND Hình 1.8: Sơ đồ chân IC 74LS04 b Cấu tạo:

IC 74LS04 gồm 6 công NOT tích hợp trên một đế bán dẫn Đầu vào của công NOT tại các chân: 1, 3, 5, 9, 11, 13, đầu ra tại các chân: 2, 4, 6, 8, 10, 12, chân 8 nối nguồn +5V, chân 7 nối đất

c Nguyên tắc hoạt động:

74LS04 hoạt động như công NOT các lối ra Y là phủ định của lối

vao A: Yj = Ai, |= 1, 2, wees 6 1- 3.2 IC 74LS08: Mach va a Sơ đồ chân: Sơ đồ chân của 74LS08 như hình 1.9 Vo 4B 4A 4Ý 3B 14L 13, 12L 11 J10 8 ——” i i — ` " — "” =—¬ *ử —— Ảỉ — _| _ - 3Y La2 —_i,., emma a fee _ ee 1 2113] 4 6| |7 1A 1B ty 2À 2B 2Y GND Hình 1.9: Sơ đồ chân IC 74LS08 In b Cấu tạo:

IC 74LS08 gồm 4 cổng AND 2 đầu vào tích hợp trên một đế bán dẫn Đầu vào của cổng NOT tại các chân: 1 - 2, 4 - 5, 9 - 10, 12 - 13, đầu ra tại các chân: 3, 6, 8, 11, chân 8 nói nguồn +5V, chân 7 nối đất c Nguyên tắc hoạt động:

Đề tài: Thiết kế hệ thông hẹn giờ cho thiết bị điện SVTH: Nguyên Đình Tuân

Trang 11

74LS08 hoạt động như cổng AND các lối ra Y là tích của 2 lối vào

AvaB: Y; =A\.Bi, | = 1, 2, ., 4 1- 3.3 IC 74LS32: Mach hoac

a Sơ đô chân:

Sơ đồ chân của 74LS32 như hình 1.10 Mạ 4B 4A ÁY 38 3k 4Y 13 14 —”” 12| J11J 10, 139 eee _—ˆ" “ _— "“ | "“ L_—— =Í Ls = r Lowen _ ome ad ——| ———l mm ba E—— 1| |2||31|4|1|5| BỊ |7 1A 18 I1Y 2A 7B 2 ND Hình 1.10: Sơ đồ chân IC 74LS32 b Cấu tạo:

Trang 12

IC 74LS02 gồm 4 cổng NOR 2 đầu vào tích hợp trên một đế bán dẫn Đầu vào của cổng NOR tại các chân: 2 - 3, 5 - 6, 8 - 9, 11 — 12, dau ra tại các chân: 1, 4, 10, 13, chân 8 nối nguồn +5V, chân 7 nối đất

74LS02 hoạt động như cổng NOR các lối ra Y là phủ định của tổng

2 lối vào A và B: Y¡ = A¡ + Bị,¡ = 1,2, , 4 1- 3.5 IC 74HC4075: Mạch hoặc a Sơ đồ chân: Sơ đồ chân của 74HC4075 như hình 1.12 pQ 3E 38 3A 3Y 2Y 2D 14L j15| J12L J11 ]10L191L185 DD "LIƑT?TTI3TT4TTI5TT§TTTT 2À 2B 1Ä 1B 16 †Y GND Hình 1.12: Sơ đồ chân IC 74HC4075 b Cấu tạo:

Trang 13

ÚC 2Ÿ 2 2 28 2A NC 14 j13L J12L 11| j10 91158 < < 1[T?2TTI3TT4TTSTTSTTT Y 1A 18 1D 1D NG GND Hình 1.13: Sơ đồ chân IC 74HC4002 b Cấu tạo:

IC 74HC4002 gồm 2 công NOR 4 dau vào tích hợp trên một đề bán dẫn Đầu vào của cổng NOR tại các chân: 2 - 3 - 4 - 5, 9 - 10 - 11, - 12, đầu ra tại các chân: 1,13, chân 8 nối nguồn +5V, chân 7 nói dat, chân 6 và 8 không nối với bên trong

74HC4002 hoạt động như cổng NOR các lối ra Y là phủ định của

tổng 4 lối vào A , B, C và D: Y, =A, +B, + G+ D, i = 1, 2 1- 3.7 IC 74LS11: Mach va a Sơ đồ chân: Sơ đồ chân của 74LS11 như hình 1.14 Ve 16 1Y 36 3B 3A ay 14| J3, H121 11Ị 10) |9 _| 8 =a tre) 1A 1B 2Â 2B 20 2¥ GND Hình 1.14: Sơ đồ chan IC 74LS11 TP, b Cấu tạo:

IC 74LS11 gồm 3 cổng AND 3 đầu vào tích hợp trên một đế bán dẫn Đầu vào của cổng AND tại các chân: 1 - 2 - 13, 3 - 4 - 5, 9 - 10 - 11, đầu ra tại các chân: 12,6, 8 Chân 8 nối nguồn +5V, chân 7 nói đát

Trang 14

74LS11 hoạt động như cổng AND các lối ra Y là tích 3 lối vào A, B, C: ¥, =Aj.B).Ci, i = 1, 2, 3 1- 3.8 IC 74HC4072: Mach hoac a Sơ đồ chan: Sơ đồ chân của 74HC4072 như hình 1.15 Veo 2Ý 20D 2 28 2A Nữ 14) |13| j12| [11 J10|31 158 < 7 1} (2} [3] [4] | 5) | 6) |? l 18 10 1D Nữ 6ND Hình 1.15: Sơ đồ chân IC 74HC4072 b Cấu tạo:

IC 74HC4072 gồm 2 cổng OR 4 đầu vào tích hợp trên một đế bán dẫn Đầu vào của cổng OR tại các chân: 1 - 2 - 3- 4-5 ,9- 10 - 11- 12, đầu ra tại các chân: 1 ,13 Chân 8 nối nguồn +5V, chân 7 nói đất, chân 8 và chân 6 không nối với bên trong

74HC4072 hoạt động như cổng OR các lối ra Y là tổng 4 lối vào A,

B, C, D: Y; =A; + B, + C;+D,, |= 1, 2

1- 4 Mạch logic tổ hợp

1- 4.1 Giải mã BCD sang LED 7 đoạn

a Cấu trúc và phân loại LED 7 đoạn:

- LED 7 đoạn được cấu tạo bởi 7 đoạn LED có chung anode (AC) hay cathode (KC) Được sắp xếp thành hình số 8 vuông như hình

1.16,a:

Đề tài: Thiết kế hệ thông hẹn giờ cho thiết bị điện SVTH: Nguyễn Dinh Tuan

Trang 15

AC a h hehe LG | _t C we j} Lt |) } | Ld ; ca i’, ~ Ì Ị- ere d Ề ed Acc dp 7 đoạn của đèn 1.16,b 1.16,a 1.16,c

Hình 1.16: cấu tạo và chân ra cua 1 LED 7 doan

- Ngoai ra con co mét LED con duoc dat lam dau phay thập phân

cho số hién thi, né duoc diéu khiển riêng biệt không qua mạch giải mã

Các chân ra của LED được sắp xếp thành hai hàng chân ở giữa mỗi

hang chan la A chung hay K chung, xem hình 1.16,b và 1.16,c Vee Giai ma BCD sang led 7 doan Giai ma BCD sang led 7 doan ! > LT cathode chung

Hinh 1.17: LED 7 doan loai anode chung va cathode chung cùng với mach giai ma

- Dé hién thị 1 số nào đó thì các đèn LED tương ứng phải sang

lên, do đó, các thanh LED đều phải được phân cực bởi các điện trở

khoảng 1800 đến 3900 với nguồn cấp chuẩn thường là 5V IC giải mã

BCD sang LED 7 đoạn sẽ có nhiệm vụ nối các chân a, b, , g của LED xuống mass hay lên nguồn (tuỳ A chung hay K chung), xem hình 1.17

- Điều khiển hiển thị LED 7 đoạn:

+ Đối với LED 7 đoạn anode chung để điều khiển 1 thanh nào đó

Trang 16

â >> CC|9đ âG CC ClC âGCCơCClo B2O=-00=00=;0/2 ơâCCC=ClOđ â>OCC|ơ âGCGC==ơk (O @ ơI @@ + CB ơCâ

Bng 1.6: Bảng trạng thái của LED 7 đoạn anode chung

+ Đối với LED 7 đoạn kathode chung để điều khiển 1 thanh nào đó

sáng thì: phải nôi mass (mức 0), ở cathode chung va cap nguôn +5V

(mức 1) ở lôi ra tương ứng của bộ giải mã BCD:

Tín hiệu điều khiển oa

a bc deqfg Hien thy 1 1 1 1 1 1 0 0 0 1 1 0 0 0 0 1 1 1 0 1 1 O 1 2 1 1 †1 1 0 0 1 3 0 1 1 0 0 1 1 4 1 0 1 1 0 1 1 5 0 0 1 1 1 1 0 6 1 1 1 0 0 0 0 f 1 1 †1 1 1 1 † 8 1 1 1 0 0 1 1 9

Bảng 1.7: Bảng trạng thái của LED 7 đoạn kathode chung

b Thiết kế bộ giải mã BCD8421 sang LED 7 đoạn:

- Phân tích yêu câu:

Trang 17

Hình 1.18: Bộ giải mã BCD 8421 sang LED 7 đoạn

Các đầu vào D, C, B, A là mã BCD8421 trong đó 6 trạng thái 1010

+ 1111 không được sử dụng, đánh dấu chéo để xử lí tối thiêu hoá Tín hiệu đầu ra a, b, , g là để kích sáng LED tương ứng của LED 7 đoạn

Trang 18

¬—¬ ¬ CC oon = oo = = ơ â ơCâ â@C âG CO = C2000 oo 0 =Oo 0o oo 0 oo=-0

Bang 1.9: Bảng chân lí của bộ giải mã BCD8421

Bảng chức năng 1.8 được liệt kê từ kết quả phân tích yêu cầu thiết kế Các từ mã đầu vào của mã BCD8421 quyết định số được hiển

thị Nhưng do đầu ra của bộ giải mã ở mức thấp đèn LED mới sáng nên

ta xác định sao cho:

Mức thấp L: LED sáng; Mức cao H: LED tắt; Các LED sáng hình thành số được hiễn thị Bảng 1.9 là bảng chân lí tương ứng từ bảng 1.8

- Tối thiêu hoá:

Dùng phương pháp hình vẽ Chúng ta chọn dùng cổng NORAND

trong sơ đồ Do đó, đầu tiên ta tối thiêu hoá hàm đảo bằng dạng ORAND

đối với giá trị 0 của hàm đầu ra, sau đó lấy đảo thì được dạng NORAND

Trang 19

a f \AB \AB Dc\, 00 01 11 10 DÈ 00 01 11 10 00|L0/| 1| 1 l(® sã| (J # |4 | 1 01|l1L11l||l0 01 0ll(0\| 1 |í@ M1]fx | x | x |x] 41|IXIIlxJJ x | 10/0 1| x (Od 10] | O | x | x! ' | | SAB ek 00 01 11 10 00 1 | 1 |(0/|I/0) 01l 1 |f0Il 1 ||0 11|{x |ÍxJj| xÌx 10 ||0 0 |(x)|Lx

Bảng 1.10: Bảng Karnaugh của các đầu ra bộ giải mã BCD8421

ối thiểu hoá bảng Karnaugh ta có các hàm ra như sau:

=D+B+CA+CA (dang ORAND)

Trang 20

Hình 1.19: bộ giải mã BCD8421 sang LED 7 đoạn:

1- 4.2 Thiết kế bộ dồn kênh MUX: 2—1:

a Phân tích yêu câu: Sơ đồ khối: (hình 1.22) G —— Do | MUX: Y D, | 2-1 A

Hình 1.20: Sơ đồ khối của MUX: 2>1

MUX: 2—=1: có 2 đầu vào dữ liệu Dạ và D;, 1 đầu vào điều khiển

A, Y là đầu ra, G là đầu vào chọn chip (Cho phép bộ dồn kênh làm việc) Tuỳ thuộc vào tín hiệu điều khiển tín hiệu đầu ra sẽ được nối với một trong hai lối vào

b Kê bảng chân lí:

Trang 21

Khi G = 1 thì Y = 0, tức là bộ dồn kênh bị cắm, nó không làm việc Khi G = 0 thì Y = 1 một trong 2 tín hiệu đầu vào được chọn

Kênh nào được chọn phụ thuộc vào tín hiệu điều khiển nếu A = 0

thì Y = Do, nếu A = 1 thì Y = Dy Bảng 1.11 và 1.12 là bảng chức năng của bộ dồn kênh A Do Dạ G|Y X X X HỊL L L X Ly yL L H X LỊH H X L LỊL H X H LỊH Bảng 1.11: Bảng chức năng của bộ dồn kênh A|G/|Y X|HỊL L | L | Do H| L | D, Bang 1.12: Bảng chức năng rút gọn

c Tối thiêu hoá:

Trang 22

a IC (4L S47: - Sơ đơ chân: (hình 1.22) Voc + § 3 bB £ 8 @ fis] [as] [is] 12] [un] fro] [2] ETETTTETTTETT B Cc LT BYREO RB oD A GND a> -— == ure — © —H — Ll} — — oo — m2 _— — ae 3 Hình 1.22: Sơ đồ chân ra 74LS47

—A,B,C,D: các đầu vào BCD4821 RBI: đầu vào xoá gợn sóng LT:

Trang 23

74LS47 bộ giải mã BCB8241 sang LED 7 đoạn, đầu ra ở mức tích cực

thấp Cấu trúc bên trong xem hình 1.23

- Hoạt động:

Hoạt động của 74LS47 được mô tả trong bảng 1.13

74LS47 hoạt động giống như bộ giải mã BCD8421 sang LED 7

đoạn chỉ có một số chức năng khác:

+ Các đầu ra của bộ giải mã tác động ở mức thấp (0) thì LED

tương ứng sang

+ Ngoài 10 số từ 0 đến 9 được giải mã, mạch cũng còn giải mã 6

trạng thái khác, ở đây không dùng đến (ghi chú 2)

+ Để hoạt động giải mã xãy ra bình thường thì thì chân LT va

BI/RBO phải ở mức cao

Trang 24

Veco STROBE 4A 4B 4Ý 3A 38 3 18L J15L J14/ J13L J12/ J11L 101 |9 -—_ `" Y — ”””:_ "— `" " — Fl Cor - 1A 1B 1¥ 2A 2B ZY Le ee et fe ee ee eee ee 1772713; 141 15116] 17118 SELECT 1A 1B 1Y 2À 2B 2Y GND

Hình 1.24: Sơ đồ chân của ICLS157

74LS157 là 4 MUX: 2—>1 ghép với nhau, có chung tín hiệu điều khiên chọn kênh A/B (chân 1) và chung tín hiệu chọn chip G (chân 15)

1A, 1B, 2A, 2B, 3A, 3B, 4A, 4B là các đầu vào của 4 MUX 1Y, 2Y, 3Y,

4Y là các đầu ra của 4 MUX

Trang 25

Đầu vào Đầu vào cà sả Dau vao Ẩ Đâu ra :

chọn chip | dieu khien 6 AB A B Y H X X X L L H X L L L H X H H L L L X L L L H X H Bảng 1.14: Tóm tắt hoạt động của 74LS157

Hoạt động của 74LS157 giống như MUX: 2>1 Khi tín hiệu chân G

ở mức thấp thì IC mới hoạt động Lúc IC hoạt động nếu tín hiệu ở chân

AIB là mức thấp thì các lối ra Y sẽ chọn dữ liệu ở các lối vào A tương

ứng, còn tín hiệu chân A/B ở mức cao thì các lối ra Y sẽ chọn dữ liệu ở

các lối vào B tương ứng

1- 5 Mạch dãy

1- 5.1 Các bước thiết kế mạch dãy

Quá trình thiết kế mạch dãy được mô tả như ở lưu đồ hình 1.26 Xác định bài toán \ Xác định tín hiệu vào ra Đồ hình trạng thái, bảng trạng thái, bảng tín hiệu vào ra Y Tối thiểu hoá trạng thái Xác định hệ phương trình \ Sơ đồ thực hiện

Hình 1.26: Các bước thiết kế mạch dãy

1- 5.2 Cac trigger (Flip - Flop) a Trigger JK:

Trang 26

- Sơ đồ khối: S

JK - FF là FF có 2 đầu vào điều khiên J,K Sơ đồ khối của JK - FF

được biểu diễn trên hình 1.27 J Q JK- FF K , Q Hình 1.27: Sơ đồ khối JK - FF - Bang chan li: J|KIQIG 0101010 0101111 J|K/Q' 011141010 0 0IQ 0 1411109 0/1110 1101011 110141 1101111 11/1/06 111141011 1|11110 1.15,a 1.15,b

Bang 1.15: Bang chan li JK - FF

Bang chan li cua JK - FF cho & bang 1.15, bang 1.15,a la bang chân lí đầy đủ, bảng 1.15,b là bảng chức năng rút gọn, với Q là trạng

thái hiện tại Q' là trạng thái tiếp theo Từ bảng chức năng rút gọn ta nhận

thấy rằng khi:

JK =00, FF luôn giữ nguyên trạng thái cũ (Q' = Q)

JK =0 1, FF luôn luôn chuyên đến trang thai 0 (Q' = 0) JK = 1 0, FF luôn luôn chuyên đến trạng thái 1 (Q' = 1)

Trang 28

Từ phương trình trên ta xây đựng được sơ đồ như hình 1.28, trong đó 1.28,a là JK — FF làm việt ở chế độ không đồng bộ, 1.28,b là JK-FF làm việc đồng bộ Ck ở mức cao “H” 2 tín hiệu thiết lập (Pr) và xoá (Cl) cho FF

b Trigger T:

- Sơ đồ khối:

T-FF là FF có 1 đầu vào điều khiển T Sơ đồ khối của T - FF

được biêu diễn trên hình 1.29 Hình 1.29: Sơ đồ khối T - FF - Bảng chân lí: apoyo KTa 0|Q O;1/ 1 115 11011 1/1] 0 1.17,a 1.17,b

Bang 1.17: Bang chan li JK - FF

Bang chan li cua T - FF cho & bang 1.17, bang 1.17,a la bảng

chân lí đầy đủ, bảng 1.17,b là bảng chức năng rút gọn, với Q là trạng

thái hiện tại Q' là trạng thái tiếp theo Từ bảng chức năng rút gọn ta nhận

thấy rằng khi:

T=0,FF luôn giữ nguyên trạng thái cũ (Q' = Q)

Trang 29

- Bảng Karnaugh: (bảng 1.18) Q' Q T 0 1 0 1 1) 1 Bang 1.18: Bang Karnaugh cua trigger T — FF - Phương trình đặc trưng: Phương trình T - FF có dạng: Q'=TQ+TQ= T#Q - Sơ đồ logic JK - FF: (hình 1.31) [ps

Hình 1.31: Sơ đồ cổng NAND của T - FF

Từ phương trình trên ta xây đựng được sơ đồ như hình 1.31 1- 5.3 IC 74LS76 a Sơ đồ chân: (hình 1.32) _ †K 18 10 GND 2K 20 2Q 2J _JlBL 15 13L 12) J11L 10L 13: ol TL Fi h POs

“TSA ais la Serle letras,”

1CLK IPRE 1CLR 1j Voc 2CLK 2PRE 2CLR

Dé tai:Thiét ké hé thông hẹn giờ cho thiết bị điện SVTH: Nguyễn Dinh Tuan

Trang 30

Hình 1.32: Sơ đồ chân của ICLS76

74LS76 gồm 2 JK - FF tích hợp trên một đế bán dẫn, có đầu đặt

dữ liệu (PRE) và đầu xoá dữ liệu (CLR), các đầu vào, đầu ra của các FF

kí hiệu như trên hình vẽ

b Cấu trúc bên trong: (hình 1.33) © | CLEAR (Cp) SET (Sp) d kK CLOCK (CP Hình 1.33: Sơ đồ cấu tric IC 74LS76 c Hoạt động: Hoạt động của 74LS76 được mô tả trong bảng 1.19 INPUTS OUTPUTS Sp Cp clk J K Q Q L Hi x x x H L H L x x x L H L L x x x I I L: L- "ư h h q q H H tí | h L H I: [+ ur h | I: L H H uF | | q q Bảng 1.19: Tóm tắt hoạt động của 74LS76

Hoạt động của 74LS76 giống như JK - FF Các đầu vào đặt dữ liệu (So), đầu vào xoá dữ liệu (Co), và đầu vào xung (CLK) đều hoạt động ở

mức tích cực thấp Hoạt động của IC được nêu ở bảng trên

1-6 Bộ đếm

1- 6.1 Thiết kế bộ đếm nhị phân đồng bộ MOD 2 (Ka = 2):

a Phân tích yêu câu thiết kế, xây dựng đồ hình trạng thái ban đâu: Ka = 2, ta lập được đồ hình trạng thái như hình 1.34

Trang 31

So| 0 Cy = |Cx Si} 1

Hình 1.34: Đồ hình trạng thái của bộ đếm MOD 2

b Xác định số lượng và chủng loại FF, chọn lựa mã hoá trạng thái:

Do Kạ = 2 nên chỉ cần 1 FF để mã hoá cho 2 trạng thái trong của bd dém: Sp =0, S; = 1 Chon FF la JK c Bang trang thai: (bang 1.20) Q" Q™' K J 0 1 x 1 1 0 1 xX Bảng 1.20: Bảng trang thái và dau vào kích của JK - FF d Phương trình kích: Từ bảng trạng thái ta xác định được: K = J = 1 e Sơ đồ thực hiện: (hình 1.35) J Qi Xa > Ck K QP “4”

Hình 1.35: Sơ đồ mạch của bộ đếm MOD 2 dung JK - FF

1- 6.2 Thiết kế bộ đếm nhị phân đông bộ MOD 3 (Ka =3): ˆ

a Phân tích yêu câu thiệt kê, xây dựng đô hình trạng thái ban đâu: Mô hình của bộ đêm thuận nhị phân đồng bộ MOD 3 như sau:

Cˆ „j Bộđếmthuận |———Š

Xung đếm Tín hiệu chuyên vị

Hinh 1.36: Mô hình bộ đếm thuận nhị phân đồng bộ MOD 3

Bộ đêm có Ka = 3 tương ứng các trạng thái là So, S1, Sz

Căn cứ quy luật đên thuận, ta vẽ được đô hình trạng thái ban đâu như hình 1.37

Đề tài: Thiệt kế hệ thông hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuân

Trang 32

S, /0 S, /0 S, /1

Hình 1.37: Đồ hình trạng thái của bộ đếm MOD 3

b Xác định số lượng và chủng loại FF, chọn lựa mã hoá trạng thái:

Vì2">3 nên chọn n = 2, chọn FF JK Ta mã hoá trạng thái các trạng thái: Sọ =00, S4 =01, So = 10 Đô hình trạng thái của bộ đêm MOD 3 khi đã mã hoá oo > 01-2» 10 t /1 | Hình 1.38: Đồ hình trạng thái của bộ đếm MOD 3 đã mã hoá c Bảng trạng thái: (bảng 1.21) Q; Q/ỊQ; Q75 |K2J; K¿J; 0 010 1 |0|X Xi 0 1| 1 0 |0|XI 1X 1 00 0 |1|1X XO Bảng 1.21: Bảng trạng thái đầu vào kích JK - FF và đầu ra của bộ đếm MOD 3 d Phương trình kích và phương trình dau ra:

Dựa vào quan hệ logic đã biêt trong bang trang thai (bang 1.21) ta

vẽ bảng Karnaugh Từ đó tìm phương trình kích và phương trình ra Jo J, B QN 0 {4 Q` 0 1 O0 1 0 1 O; 1 X 0 1l x | x 1 x 1| † X

Bảng 1.22: bảng Karnaugh đầu vào kích và đầu ra của bộ đếm MOD 3

Tối thiểu hoá ta bảng Karnaugh ta có các phương trình kích và ra

như sau:

Trang 33

Ko =K, =1, J2=Q",J,=Q2,B=Q: e Sơ đồ thực hiện: (hình 1.39) d2 Qo B J1 Qi X2 > Cx XI > Cy Ko Q; Ky Q: “4 ”

Hình 1.39: Sơ đồ mạch của bộ đếm MOD 3 dùng JK - FF

1- 6.3 Thiết kế bộ đêm thuận đồng bộ MOD 5 (Kg = 5):

a Phan tich yéu cau thiét ké, xay dựng đô hình trạng thái ban đâu: Mô hình yêu câu của bộ đêm thuận đông bộ MOD 5 như sau:

Cˆ „ Bộđếmthuận | ———Š,

Xung đêm Tín hiệu chuyên vị

Hình 1.40: Mô hình yêu cầu của bộ MOD 5

Bộ đếm có Kạ = 5 tương ứng các trạng thái bộ đếm là So, Si, ., Sa Căn cứ quy luật đếm thuận, ta vẽ được đồ hình trạng thái ban đầu như hình 1.41 /0 /0 /0 /0 So —* S;¡—> S> — $,— 8S, /1

Hình 1.41: Đồ hình trạng thái ban đầu của bộ đếm MOD 5

Trang 34

000 -Ð,001-F°» 010 9> 011- “>100 t | /1 Hình 1.42: Đồ hình trạng thái của bộ đếm MOD 5 c Bảng trạng thái: (bảng 1.23) Q; Q; Q?IQ;' Q;' Q7 '1B |J#;|JK;|JK;: 0 0 0 0 0 1 O | OX | OX | 1X 0 O 1 0 1 0 O | OX | 1X | Xt 0 1 0 0 1 1 O | OX | XO | 1X 0 1 1 1 0 0 0 | 1X | XI Xi 1 0 0 0 0 0 †1 | X1 | OX | OX

Bảng 1.23: Bảng trạng thái của bộ đếm MOD 5 d Phương trình kích và phương trình đầu ra:

Dựa vào quan hệ logic đã biệt trong bảng trạng thái (bảng 1.23) ta

Trang 35

B 2Q1 Q3 00 01 11 10 0 1} 1 Bảng 1.24: bảng Karnaugh của đầu vào kích và đầu ra của bộ đếm nghịch thập phân

Tối thiểu hoá ta bảng Karnaugh ta có các phương trình kích và

phương trình ra như sau: _ _ _ Jạ =Q7Q7 Q7, Kạ = Q2, Jạ =Q; Q7, Jị =Q7,B = Q7 Q7 Q7 Từ bảng 29 ta rut ra Ks = K; = 1 e Sơ đồ thực hiện: (hình 1.43) Cpl CE *t R = at lb Q, 2 2 5 > CẢ ee ass rs QL Ko a riks QO; L1 B =

Hình 1.43: Sơ đồ logic của bộ đếm MOD 5 1- 6.4 Thiết kế bộ đếm nghịch thập phân đông bộ (Ka = 10):

a Phân tích yêu câu thiét kê, xây dựng đô hình trạng thái ban đâu:

Mô hình yêu câu của bộ đêm nghịch thập phân như sau: (hình 1.44)

gp CY Bộ đếm nghịch | _— — 8 Xung đếm Tín hiệu chuyên vị

Hình 1.44: Mô hình yêu cầu của bộ đếm nghịch thập phân

Trang 36

/0 /0 /0 /0 So “—— Sị “— Sạ S—— $34— Sy h k Sg —> Ss — > S7 —> Se —> S55 /0 /0 /0 /0

Hình 1.44: Đồ hình trạng thái ban đầu của bộ đếm nghịch thập phân

b Xác định số lượng và chủng loại FF, chọn lựa mã hoá trạng thái: Vì 2" > 10 vậy chọn n = 4, chọn FF JK Dùng mã 8421 để mã hoá cho các trạng thái: So = 0000, S¡ =0001, S2 =0010, S3 = 0011, S4 = 0100, Ss = 0101, Se = 0110, S7 = 0111, Sa = 1000, Sg = 1001 Đồ hình trạng thái bộ đếm nghịch thập phân khi đã mã hoá: 0000 +” 0001 2 0010 2 0011 me 0100 | [le 1001 ——> 1000 ——> 0111 ——> 0110 ——> 0101 /0 /0 /0 /0

Hình 1.45: Đồ hình trạng thái của bộ đếm nghịch thập phân

c Bang trang thai: (bang 1.25) Qi Q; Q; QI) QP Qe Qe Q71B|JK,JK;JK¿|JK: 0 0 0 0 1 0 0 1 1 | 1X | OX | OX | 1X 0 0 0 1 0 0 0 0 0 | OX | OX | OX | Xt 0 0 1 0 0 0 0 1 O | OX | OX | X1 | 1X 0 0 1 1 0 0 1 0 O | OX | XO | XO | X1 0 1 0 0 0 0 1 1 O | OX | X1 | 1X | 1X 0 1 0 1 0 1 0 0 0 | OX | XO | OX | Xt 0 1 1 0 0 1 0 1 0 | OX | XO | X1 | 1X 0 1 1 1 0 1 1 0 O | OX | XO | XO \ XI 1 0 0 0 0 1 1 1 0 |; 1X | 1X | 1X | 1X 1 0 0 1 1 0 0 0 O | XO | OX | OX | Xt

Bảng 1.25: Bang trạng thái của bộ đếm nghịch thập phan

Đề tài: Thiệt kế hệ thông hẹn giờ cho thiết bị điện SVTH: Nguyễn Đình Tuân

Trang 37

d Phương trình kích và phương trình dau ra:

Dựa vào quan hệ logic đã biêt trong bảng trạng thái (bảng 1.25) ta

Trang 39

Veo Pũ MR TCD TOU PL P2 B 16 J15L J14L 13L j12L 111L 10L ] 3 — ` ” _— ” =—=—— ` ` — TT =—_-_ ` *" _—_—_- ` ` —=—= ” =” |k— 112I13114I|511B6[|7[I18 PL 01 00 (PD (PU 02 03 6ND Hình 1.47: Sơ đồ chân ra 74LS192

Py, P1, Pa, P;: các đầu vào đặt trước dữ liệu Qọ, Q¡¿, Q;, Qs: các đầu ra nhị phân của bộ đếm BCD PL: đầu vào cho phép đặt dữ liệu hoạt động ở mức tích cực thấp MR: đầu vào xoá dữ liệu ở đầu ra về 0000, hoạt động ở mức tích cực cao CPU,CPD: đầu vào cho phép đếm thuận, đếm nghịch TCU, TCD: tín hiệu ra của bộ đếm khi đếm thuận, đếm nghịch b Cau tric bên trong: 5 CP : (UP COUNT) đ TCy (CARRY OUTPUT) (DOWN ae © © TCp 8 era (CLEAR) G} dạ (2)' a; Œ@'09 @'® Hình 1.48: Cấu trúc bên trong 74LS192 c Hoạt động: ; ;

La b6 dém BCD thuan nghich lập trình được /4LS192 là bộ đêm

MOD 10 nhưng ta có thể đấu nối các cách khác nhau để đếm được các

Trang 40

MOD khác: MOD 2, MOD 3, MOD 5, Hoạt động của 74LS192 được mô tả trong bảng 1.27 MR |}CPU CPD | PL |Po P; Po P3|/ Qo Q, Qe Q;|TCU TCD 1 x x x Xx X X X/|0 0 0 0 1 1 0 x x 0 Xx X XX %X/|Po PP; Po Ps 1 1 0 1 —] | 1 x xX XX X Đếm lùi 0 * Oo | J] 1 1 |x xX x X Đếm tiến * 0 Bảng 1.27: Bảng tóm tắt hoạt động IC 74LS192 Trong đó: * có thể là mức cao hoặc mức thấp (nhưng xác định được)

- Khi chân ML ở mức cao các lối ra nhị phân sẽ reset về mức thấp - Khi chân ML ở mức thấp bộ đếm có thể thực hiện các chức năng Sau:

+ Nếu chân PL & mức thấp thì bộ đếm đặt dữ liệu cho cac Idi ra Qo , Q1, Q2, Q3 bang chinh dữ liệu của các lối vào Po, P+, Pa, Pa

+ Nếu chân CPU có xung vuông tác động vào, đồng thời các chân CPD và PL ở mức cao thì bộ đếm thực hiên đếm tiến Khi đếm đến 9 nó lại quay về trạng thái 0 ban đầu, lúc này chân TCU từ mức thấp chuyên

sang mức cao và lặp lại một chu kì mới

+ Nếu chân CPD có xung vuông tác động vào, đồng thời các chân CPU và PL ở mức cao thì bộ đếm thực hiện đếm lùi Khi đếm đến 0 nó lại quay về trạng thái 9, lúc này chân TCU từ mức thấp chuyển sang

mức cao và lặp lại một chu kì mới 1- 7 Bộ tạo xung clock IC NE555

Định dạng
Số trang	51
Dung lượng	6,38 MB