Thiết kế dùng vi mạch logic khả trình

Thiết kế dùng vi mạch logic khả trình Giảng viên: TS Huỳnh Việt Thắng Đà Nẵng, 08/2017 Nội dung môn học Ôn tập Thiết kế số Giới thiệu công nghệ IC khả trình Máy trạng thái hữu hạn (FSM) Ngôn ngữ mô tả phần cứng VHDL Quy trình thiết kế với phần mềm ISE FPGA Xilinx Giới thiệu chủ đề nâng cao Các ví dụ tập thiết kế Tổng kết Tài liệu tham khảo Tham khảo chính: 1) Douglas L Perry, VHDL Programming by Example, 4th Edition (2002) 2) Tống Văn On, Nguyên lý mạch tích hợp: Tập - Lập trình ASIC, NXB Lao động xã hội, 2005 Đọc thêm: 3) Peter J Ashenden, The VHDL Cookbook 4) Nguyễn Quốc Tuấn, Giáo trình Ngôn ngữ VHDL để thiết kế vi mạch, NXB Đại học quốc gia TP.HCM, 2002 5) Tống Văn On, Thiết kế mạch số với VHDL Verilog (2 tập), NXB Lao động xã hội, 2007 6) Các tài liệu tham khảo datasheet sưu tầm Internet Trân trọng cảm ơn PGS.TS Phạm Ngọc Nam, Viện Điện Tử Viễn Thông, Trường Đại học Bách khoa Hà Nội cho phép tham khảo sử dụng giảng Thầy! Kiểm tra đánh giá môn học • Kiểm tra kỳ: Thi viết dùng tài liệu • Kiểm tra cuối kỳ: Làm tiểu luận báo cáo theo nhóm • Dự kiến kế hoạch học tập q Thời gian học 10 buổi (3 tiết/buổi) q Kế hoạch thay đổi tùy theo xếp GV với lớp thông báo trước About your lecturer • Bộ môn Kỹ thuật Điện Tử, khoa ĐTVT, ĐHBK Đà Nẵng q Office: Khu C, ĐHBK ĐN; Email: thanghv@dut.udn.vn • Research Interests q q q q Embedded Reconfigurable Computing (aka computing with FPGA) FPGA implementation of machine learning applications Network-on-Chip Floating-point arithmetic, Interval arithmetic, Affine arithmetic • Education q 06/2003: Kỹ sư, ĐHBK ĐN (khóa 1998-2003) q 12/2007: Thạc sĩ kỹ thuật chuyên ngành Điện tử, ĐHĐN  Thesis: “Implementation of a Network-on-Chip on FPGA”, Thực Network-on-Chip FPGA q 07/2012: Tiến sĩ kỹ thuật chuyên ngành Điện-Điện tử, ĐH Kỹ thuật Graz (TU Graz), Cộng hòa Áo (Austria)  Thesis: “Efficient floating-point Implementation of Signal Processing Algorithms on Reconfigurable Hardware”, Thực hiệu thuật toán xử lý tín hiệu dấu phẩy động phần cứng tái cấu hình Download tài liệu học tập https://sites.google.com/site/hvthangete/ Austria TU Graz Wolfgang Amadeus Mozart (1756–1791) Christian Doppler (1803 – 1853) Ludwig Boltzmann (1844 – 1906) Sigmund Freud (1856 – 1939 Founder of Psychoanalysis) No Kangaroos in Austria • T-shirt Arnold Schwarzenegger Terminator Genisys (2015) The Sound of Music (1965) 10 Design verification • • • • Mô chức với behavioral simulation Mô thời gian với timing simulation Kiểm tra phần cứng Verification tools: qModelSim qChipScope Pro qISE Simulator 169 Bài tập Bài tập 1: Thiết kế mạch số Thiết kế mạch tổ hợp sau ngôn ngữ mô tả phần cứng VHDL a) Mạch MUX sang b) Mạch MUX sang với đường liệu vào có độ rộng bít c) Mạch DEMUX sang d) Mạch DEMUX sang với đường liệu có độ rộng bít e) Mạch mã hóa có ưu tiên từ sang 3, với mức tích cực ngõ vào logic thấp, ngõ vào x0 có mức ưu tiên cao nhất, ngõ vào x7 có mức ưu tiên thấp (tương tự chức vi mạch 74LS148) f) Mạch giải mã từ sang 8, mức tích cực ngõ logic thấp, có đường tín hiệu vào EN cho phép mạch hoạt động với EN tích cực mức cao (tương tự chức vi mạch 74LS138) g) Mạch giải mã LED đoạn cho LED loại Anode chung (vi mạch 7447) h) Mạch giải mã LED đoạn cho LED loại Kathode chung (vi mạch 4511) i) Mạch cộng/trừ số nhị phân bít 171 Bài tập 2: Thiết kế FF Thực Flip Flop học (D, T, RS, JK) VHDL trường hợp q Xung Clk tác động sườn lên q Xung Clk tác động sườn xuống q FF có thêm ngõ vào Preset (Pr) Clear (Clr) 172 Bài tập (FSM) • Thiết kế mạch có đầu vào X, đầu Z thực việc phát chuỗi bít vào: qNếu chuỗi bít vào 1001 101 ngõ Z = qNgược lại ngõ Z = • Ví dụ qX = 111001010000100101011100010100 qZ = 000001010000000101010000000100 • Yêu cầu: Vẽ giản đồ trạng thái FSM loại Moore X Clock 173 Z Bài tập (FSM) • Thiết kế mạch điều khiển đèn giao thông theo yêu cầu sau đây: qThời gian đèn đỏ: 25 s = txanh + tvàng qThời gian đèn vàng: tvàng = s qThời gian đèn xanh: txanh = 20 s 174 Bài tập (FSM) A Sử dụng VHDL Thiết kế mạch đếm đồng đếm 10 (đếm từ đến 9) cho phép đếm lên/xuống với tín hiệu vào mô tả sau: q Clk: xung Clock tác động theo sườn lên, có sườn lên xung clock mạch đếm lên hay xuống tùy thuộc vào tín hiệu DIR q RESET: tín hiệu xóa đếm 0, tích cực mức q DIR: tín hiệu điều khiển chiều đếm, DIR = 0: đếm lên, DIR = 1: đếm xuống q Q : tín hiệu ra, lưu giữ giá trị đếm (std_logic_vector (3 downto 0)) q CARRY: tín hiệu báo cho biết đếm tràn đếm lên, CARRY = đếm đếm lên giá trị đếm chuyển từ sang 0, ngược lại CARRY = q BORROW: tín hiệu báo cho biết đếm tràn đếm xuống, BORROW = đếm đếm xuống giá trị đếm chuyển từ sang 9, ngược lại BORROW = B Thiết kế đếm 100 (đếm từ đến 99) sở ghép nối tiếp đếm 10 thực phần A 175 Bài tập (FSM) Thiết kế mạch điều khiển dây chuyền đếm đóng gói sản phẩm: q Mỗi có sản phẩm qua cảm biến hồng ngoại cho tín hiệu cảm biến X = đếm đếm lên đơn vị q Khi đếm đếm đủ sản phẩm xuất tín hiệu Z = để điều khiển mạch đóng gói sản phẩm, đồng thời dừng đếm để đợi tín hiệu PACKED = từ mạch điều khiển đóng gói báo đóng gói xong q Khi PACKED = (đóng gói xong) mạch đếm bị xóa 0, lúc tín hiệu PACKED bị xóa dây chuyền tiếp tục hoạt động đếm sản phẩm cũ q Hiển thị số lượng sản phẩm đếm S (từ đến 5) LED đoạn loại Anode chung Yêu cầu: Vẽ sơ đồ khối, giản đồ FSM, sau thiết kế VHDL viết testbench để mô phỏng/kiểm tra với ModelSIM ISIM Hết phần tập -176 Bài tập nhóm 13ĐT • Mỗi nhóm lựa chọn thiết kế IP core sau đây: 10 11 12 13 14 15 16 17 177 Arbiter RAM Register Files FIFO (First In First Out) LIFO (Last In First Out) CAM (Content Addressable Memory) Pipelined multiplier UART receiver UART transmitter Thiết kế ALU 32-bit 8-point DIT FFT in fixed-point number format 8-point DIT FFT in floating-point number format Product of two vectors in fixed-point number format Product of two vectors in floating-point number format 1D FIR (Finite Impulse Response) filter (bộ lọc FIR) 2D FIR filter for image processing Đề tài khác nhóm tự chọn Bài tập nhóm (tt) • Tính điểm cuối kỳ • GV cung cấp tài liệu tham khảo để thực tập • Yêu cầu q Bản báo cáo: đánh máy tiếng Việt, bao gồm phần mô tả toán, sơ đồ trạng thái FSM (nếu có), code HDL để thực để chạy testbench mô phỏng, kết mô phỏng, kết tổng hợp phần cứng, nhận xét & bình luận, kết luận q Nộp cứng (bản in) báo cáo, đồng thời gửi kèm toàn project chứa code VHDL, file mềm báo cáo (theo template cho trước) qMỗi nhóm báo cáo đề tài trước lớp q Mỗi nhóm: 2-3 SV q Deadline: 178 Interesting topics in the field of Reconfigurable Computing (FPGA) (hướng đề tài đồ án chuyên ngành, phát triển thành đồ án tốt nghiệp) •FPGA-based Embedded System Design q Xilinx MicroBlaze: 32-bit soft core configurable processor q EDK (Embedded Development KIT) •Machine Learning & Signal Processing Algorithms on FPGAs q Matrix multiplication IP core q Artificial Neural Networks (ANNs) IP core q Motion Detection IP core for surveillance applications q Support Vector Machines (SVM) IP core •Network-on-Chip (NoC) implementation on FPGA •High Performance Computing (HPC) (Tính toán hiệu cao) •Partial Reconfiguration & Dynamically Reconfiguration 179 MicroBlaze 180 MicroBlaze 181 Hybrid Reconfigurable CPU 182 Demo thực hành lớp • Bài 1: Thực mạch giải mã LED đoạn FPGA, thực thiết kế chip FPGA Spartan-6 (board NEXYS-3) Xilinx • Bài 2: Thiết kế module MUX 2-to-1 hiển thị đầu MUX LED đoạn • Bài 3: Thiết kế đếm thuận nghịch, đếm đến 5, hiển thị LED đoạn • Bài 4: Điều khiển hiển thị đồng thời LED đoạn phương pháp quét • Bài 5: SV tự chọn kiểm tra board mạch 183 ... cách thức thực khối 20 Các bước thiết kế VLSI (4/9) Logic Design – Thiết kế logic, ví dụ: thiết kế mạch logic tổ hợp, logic dãy, ALU, khối điều khiển… Kết bước thiết kế mô tả RTL (Register Transfer... (A(B+C) + Z + D) 21 Các bước thiết kế VLSI (5/9) Circuit Design – Thiết kế mạch bao gồm cổng logic, transistors kết nối Kết thu từ bước thiết kế netlist 22 Các bước thiết kế VLSI (6/9) • Net list:... Giáo trình Ngôn ngữ VHDL để thiết kế vi mạch, NXB Đại học quốc gia TP.HCM, 2002 5) Tống Văn On, Thiết kế mạch số với VHDL Verilog (2 tập), NXB Lao động xã hội, 2007 6) Các tài liệu tham khảo