Vi mạch logic khả trình

Thiết kế mạch điện máy tính GVBM: Nguyễn Thanh Tùng ĐẠI HỌC CNTT & TT THÁI NGUYÊN KHOA CÔNG NGHỆ ĐIỆN TỬ VÀ TRUYỀN THÔNG -o0o BÁO CÁO ĐỀ TÀI THIẾT KẾ MẠCH ĐIỆN BẰNG MÁY TÍNH Đề tài: Vi mạch logic khả trình Vi mạch logic khả trình Trang Thiết kế mạch điện máy tính GVBM: Nguyễn Thanh Tùng MỤC LỤC LỜI NĨI ĐẦU 12 PHẦN I: LỊCH SỬ PHÁT TRIỂN CÁC VI MẠCH LOGIC KHẢ TRÌNH VÀ GIỚI THIỆU CÁC PHẦN TỬ LOGIC CƠ BẢN 13 Lịch sử phát triển -13 Trước thời kỳ vi mạch số lập trình (Programmable Logic Device) đời, thiết kế logic số truyền thống bao gồm nhiều vi mạch TTL loại MSI SSI kết hợp lại để tạo hàm logic mong muốn Những nhà thiết kế dựa vào sách tra cứu vi mạch số để tìm hiểu thơng số kỹ thuật, sau định dụng vi mạch số cần thiết cho yêu cầu thiết kế họ Điều bất lợi việc thiết kế board sử dụng nhiều vi mạch, sửa chữa, cài đặt gặp nhiều khó khăn, hạn chế. 13 Vào năm 1975, công ty SIGNETICS giới thiệu vi mạch số lập trình khơng có nhớ 82S100 (hiện PLS100) gọi mảng logic lập trình trường (FieldProgrammable Logic Array) Napoleon Cavlan, người gọi cha đẻ mạch logic lập trình, lúc ơng nhà quản lỹ ứng dụng PLA SIGNETICS thực hiểu sử dụng PLA phương pháp tốt để thiết kế thay đổi hệ thống số Trong đó, cơng ty HARRIS sớm giới thiệu PROM, họ trình bày triển vọng PROM ứng dụng số mạch logic. -13 Công ty National Semiconductor chế tạo mặt nạ lập trình cho PLA, cáu tạo gồm mảng AND lập trình kèm với mảng OR lập trình, cho phép thực tổ hợp tổng tích số hàm logic tiêu chuẩn Bằng cách kết hợp công nghệ PROM sử dụng nguyên tắc cầu chì với khái niệm PLA, Cavian thuyết phục nhà quản lý công ty Signetics để đưa dự án PLA vào sản xuất. -14 Vi mạch PLA 82S100 thành viên họ vi mạch IFL ( Intergrated Fuse Logic) có hình dạng 28 chân Cấu trúc PLA gồm mản AND lập trình mảng OR lập trình, cho phép thực tổ hợp logic tổng tích số đơn giản -14 Kỹ sư John Martin Birkner người quan tâm đến PLA, ông hiểu nhiều phương pháp thiết kế logic học trường khơng áp dụng nhiều cơng việc Do đó, vào năm 1975 ông rời thung lũng Silicon để đến công ty Monolithic Memories (MMI), công ty chế tạo PROM vi mạch logic tiêu chuẩn Vì vậy, Birkner có điều kiện việc tìm hiểu PLA công nhận ưu điểm mạch logic khả trình, đồng thời ơng nhận khuyết điểm PLA có hai mảng lập trình Sau đó, Birkner đưa khái niệm vi mạch số lập trình, vi mạch tương tự FLA thay có mảng lập trình PAL (Programmable Array Logic) có mảng AND lập trình theo sau mảng OR giữ cố định Như cổng OR có tích số cố định nối với ngõ vào nên giảm kích thước vi mạch cho phép tín hiệu truyền nhanh cho phép thực tổ hợp logic PAL đóng gói 20 chân Sau thời gian thuyết phục nhà quản lý công ty MMI thấy rõ lợi điểm PAL 16R4, PAL 16R6, PAL 16R8 Các vi mạch có thời gian truyền trì hỗn 35ns Mỗi vi mạch có ngõ 16 ngõ vào, kỹ tự L ký hieuj vi mạch biểu thị tổ hợp ngõ tác động mức thấp, ký tự R cho biết có 4, hay ghi (register) ngõ tương ứng. -15 Sau thời gian khởi đầu chậm, cuối PAL thiết kế hệ thống thực Những công ty máy tính mini nhận thấy ưu điểm PAL cho phép họ giảm Vi mạch logic khả trình Trang Thiết kế mạch điện máy tính GVBM: Nguyễn Thanh Tùng số board cần thiết để thực tốt yêu cầu thiết kế, công ty MMI chọn phương pháp sản xuất PAL công đoạn “mặt nạ” chế tạo theo yêu cầu khách hàng Vào lúc MMI lại giới thiệu họ vi mạch HAL(Hard Array Logic) để sản xuất chi tiết cho hãng Data General and Digital Equipment MMI thay đổi cách xếp công đoạn mặt nạ cầu chì thay vào lớp liên kết kim loại phù hợp yêu cầu thiết kế khác hàng Những chi tiết có nhiều lợi ích mang lại kết tốt kiểm tra dễ dàng Đồng thời khách hàng lợi quan tâm đến lập trình kiểm tra chi tiết Điều mang lại cải tiến phương pháp chết tạo PAL, chấp nhận thị trường Vào năm 1978, MMI xuất sách hướng dẫn PAL Đó bước khởi đầu để PAL mở rộng giới người thiết kế mạch logic Ngoài sách hướng dẫn trình bày danh sách chương trình gốc ngơn ngữ lập trình FORTRAN cho PALASM (PAL Assembler) phần mềm giành cho việc thiết kế mạch logic PAL PALASM biên soạn, định nghĩa logic cho khn thức Ngồi PALASM có khả mơ vận hành phương trình mạch logic theo nguyên tắc PAL Trong việc liên kết với nhà thiết kế để định rõ “vector kiểm tra”, PALASM thật phù hợp Tất đặc điểm PAL bao gồm việc khắc phục khuyết điểm PLA kết hợp việc thúc đẩy sử dụng PAL mang đến kết tốt đẹp PAL nhanh chóng vượt qua họ vi mạch IFL công ty Signetics phổ biến thị trường, thuật ngữ PAL trở nên đồng nghĩa với PLD. 16 Trong lúc công ty Signetics tiếp tục phát triển họ IFL, vào năm 1977 Signetics giới thiệu họ vi mạch FPGA (Field Programmable Gate Array) 82S103 Vào năm 1979 họ FPLS (Field Programmable Logic Sequencer) Họ FPGA có cấu tạo mảng AND mức đơn với ngõ vào lập trình cực tính ngõ khả trình cho phép thực hàm logic (AND, OR, NAND, NOR, INVERT), cấu trúc họ FPLS có Flip-Flop để thực trạng thái hàm Đồng thời Signetics giới thiệu AMAZE (Automated Map and Zap Equations) chương trình biên dịch để hỗ trợ cho vi mạch họ Tương tự, công ty chế tạo PLD khác giới thiệu phần mềm hỗ trợ họ. -17 Cả hai công ty Signetics MMI tiếp tục giới thiệu PLD để đáp ứng tính đa dạng theo yêu cầu thiết kế Vào năm 1980, mạch logic lập trình thừa nhận với phát triển tính đa dạng IFL PAL có nhiều giá trị cho người thiết kế Mặc dù khởi đầu thành công PLD, nhiên số nhà thiết kế quen với việc dùng PLD, số trường đại học đưa vi mạch logic khả trình vào khóa học thiết kế họ. 17 Tuy kỹ thuật logic lập trình tiếp tục cải tiến vi mạch phát triển giai đoạn thứ hai giới thiệu vào năm 1983 Công ty Advance Micro Devices (AMD) giới thiệu PAL 22V10 với đặc điểm đặc biệt linh động cổng PLD 10 ngõ vào Mỗi cổng PLD có khả tổ hợp với ghi ngõ ngõ vào Cổng đệm ngõ ba trạng thái điều khiển tích số riêng cho phép vận hành hai chiều Tất ghi reset tự động trình tắt hay mở ghi có khả “đặt trước”, đặc điểm đặc biệt cho việc kiểm tra sau này. -18 Với vi mạch mới, giới thiệu thường xuyên thị trường dẫn đến việc cần thiết phải có phần mềm hỗ trợ trình sử dụng PLD để đạt hiệu cao -18 Vi mạch logic khả trình Trang Thiết kế mạch điện máy tính GVBM: Nguyễn Thanh Tùng Bob Osann nhận thấy cần thiết trình biên dịch PLD vạn dùng cho tất PLD công ty chế tạo khác nhau. -18 Vào tháng 9/1983, Công ty Assisted Technology đưa phiên 1.01a chương trình biên dịch PLD có tên CUPL (Universal Complier for Programmable) Chương trình hỗ trợ cho 29 loại vi mạch, đời CUPL gây ý nhiều công ty chế tạo Công ty Data I/O, nhà chế tạo vi mạch lập trình lớn giới (EPROM, PROM, PLD) định phát triển phần mềm hỗ trợ cho riêng họ Năm 1984, Data I/O giới thiệu ABEL (Advanced Boolean Expression Language), trình biên dịch PLD có đặc điểm tương tự CUPL đầu tư tiếp thị nên nhà thiết kế chấp nhận Vì vậy, ABEL sớm theo kịp CUPL thị trường. -19 Sự đời chương trình biên dịch vạn cho PLD thúc đẩy công nghiệp thiết kế số sẵn sàng cho việc áp dụng PLD cho thiết kế Những chương trình biên dịch vạn cải tiến so với chương trình biên dịch PALSAM AMAZE, cung cấp cho nhà thiết kế để thực mạch logic mô thiết bị Đó đặc điểm tiêu chuẩn hai biên dịch vạn CUPL ABAL JEDEC (the Joint Electron Device Engineering Council) dự định sản xuất biên dịch PLD tạo tiêu chuẩn để sử dụng cho tất công ty chế tạo PLD tương lai Vào 10/1983, the JEDEC Solid State Products Engineering Council đưa tiêu chuẩn JEDEC thứ “Tiêu chuẩn khuôn thức chuyển đổi hệ thống tạo liệu thiết bị lập trình cho PLD” Tháng 5/1986, JEDEC tiếp tục đưa tiêu chuẩn 3-A, tiêu chuẩn trở thành tiêu chuẩn chung cho công nghiệp PLD -19 Tháng 7/1984, cơng ty Altera giới thiệ EP300 Đó vi mạch sử dụng cơng nghệ CMOS EPROM, có đặc tính cơng suất tiêu thụ thấp, xóa (dùng tia cực tím) số đặc tính mở rộng khác Năm 1985, họ PLD công ty Lattice Semiconductor giới thiệu GAL (Generic Array Logic) Lattice dùng công nghệ CMOS EEPROM, có đặc tính kỹ thuật cơng suất thấp, lập trình nhiều lần (xóa điện áp với thời gian xóa khoảng vài giây) Vi mạch họ GLA ký hiệu GAL16V8 có khả thay hoạt động PAL (đới với vi mạch loại) -20 Ngày nhiều công ty tham gia vào thị trường PLD để tạo vi mạch đặc biệt sử dụng nhiều công nghệ chế tạo khác Vào năm 1985, công ty Xilen tạo họ gọi LCA (Logic Call Array) Cấu trúc LCA có đoạn: ma trận khối logic bao quanh khối vào mạng liệu nói gián tiếp Đặc điểm LCA PLD sử dụng tế bào RAM động cho chức logic Ưu điểm cấu trúc khách hàng kiểm tra chương trình vi mạch, chất dễ xóa LCA, nên cần phải lưu trữ cấu hình LCA nhớ ngồi Vì vậy, LCA không sử dụng trường hợp đòi hỏi hoạt động khởi động máy Đi kèm với LCA chương trình soạn thảo XACT mô giúp cho việc sửa lỗi cho thiết kế LCA thuận tiện. -20 Năm 1985, công ty Signetics với khái niệm PML (Programmable Macro Logic) Vi mạch PML Signetics PMLS 501, vi mạch sử dụng công nghệ lưỡng cực đóng gói 52 chân. -21 Vào năm 1986, công ty ExMicroelectronic giới thiệu họ ERASIC (Erasable Application Specific 7C) sử dụng công nghệ EEPROM CMOS Vi mạch XL78C00 có Vi mạch logic khả trình Trang Thiết kế mạch điện máy tính GVBM: Nguyễn Thanh Tùng dạng 24 chân điều đặc biệt XL78C00 thay chức cho PAL EPLA loại (khơng tính đến tốc độ), kèm phần mềm hỗ trợ ERASIC. -21 Cũng năm này, công ty Signetics định thay đổi họ IFL thành họ PLS (Programmable Logic From Signetics) Ví dụ từ 82S100 thành PLS100… Sau năm, công ty Actel cải tiến khuyết điểm họ LCA vi mạch hoạt động khơng thiết phải có nhớ ngồi Đồng thời cơng ty Gazelle Microcircuit công bố phát minh công nghệ GaAs (Gallium Arsenide) Đặc điểm công nghệ cải tiến tốc độ, công suất vi mạch tảng công nghệ Silicon, cho phép vi mạch làm việc với tốc độ nhanh công suất tiêu tán mức trung bình. 22 Ứng dụng công nghệ GaAs công ty Gazelle đưa phiên PAL 22V10 Ưu điểm mạch cho phép vi mạch GaAs tương hợp với vi mạch TTL, cơng nghệ GaAs ứng dụng rộng rãi Sau thời gian cải tiến không ngừng, PLD hệ sau ứng dụng rộng rãi kỹ thuật phần cứng, trở thành công cụ cần thiết cho kỹ sư thiết kế. -22 Sự phát triển cơng nghiệp PLD nói riêng với cơng nghiệp bán dẫn nói chung tạo nên cạnh tranh công ty chế tạo PLD giới Do đó, có nhiều xung đột xảy công ty việc cạnh tranh thị trường. -22 Vào năm 1986, Công ty MMI kiện hai cơng ty Altera Lattic vi phạm quyền PAL Kết hai công ty chấp nhận thua kiện phải mua quyền Sau cơng ty MMI mua cổ phần công ty Xilin sở hữu quyền họ LCA Sau năm cơng ty MMI hợp với AMD trở thành tập đoàn sản xuất linh kiện bán dẫn hàng đầu giới Tuy hợp hai công ty họ tiếp tục phát triển họ vi mạch có họ PLD trở nên phổ biến thị trường Năm 1987, Công ty National Semiconductor mua lại công ty Fairchild tiếp tục phát triển họ PAL FASTPLA thị trường. -23 Các phần tử logic (cổng logic) -23 Trong vi mạch logic khả trình khơng thể thiếu phần tử logic AND, OR, NAND, NOR,…Các phần tử thành phần bản, trọng yếu để xây dựng mơ hình cấu trúc vi mạch Sau tìm hiểu sơ lược phần tử logic -23 2.1 Cổng logic -23 Bảng liệt kê tổ hợp biến số hàm số tương ứng gọi bảng chân lý (bảng thật) Khi có hay nhiều biến số (A, B, C) số lượng hàm số tăng nhanh. -24 Mạch điện tử thực quan hệ logic: 24 Y = f(A) hay Y = f(A,B). 24 gọi mạch logic, biến số A, B… ngõ vào hàm số Y ngõ Một mạch logic diễn tả quan hệ ngõ vào/ra nghĩa thực hàm logic, có hàm số logic có mạch logic. 24 Bảng chân lý: 26 PHẦN II: CẤU TRÚC CƠ BẢN CỦA CÁC VI MẠC LOGIC KHẢ TRÌNH -27 Họ vi mạch PROM (Programmable Read Only Memory) -27 Theo tên tiếng Anh PROM diễn giải PROM nhớ đọc lập trình Đây họ vi mạch sử dụng vi mạch số lập trình theo quan điểm vi mạch số Cấu trúc PROM đơn giản gồm mảng tế bào Vi mạch logic khả trình Trang Thiết kế mạch điện máy tính GVBM: Nguyễn Thanh Tùng nhớ với đường địa ngõ vào đường liệu ngõ Số lượng đường địa liệu tạo nên ma trận nhớ cấu trúc PROM. 27 Họ vi mạch FPLA (Field Programmable Logic Array). -29 Cấu trúc FPLA mảng AND mảng OR Cả hai mảng lập trình để thực hàm logic với biến ngõ vào Mỗi biến ngõ vào đưa qua cổng đệm để tạo hai mức logic Mỗi mức nối với ngõ vào cổng AND thông qua cầu chì lập trình Tất cầu chì giữ nguyên. -29 Nếu tất cầu chì thơng biểu thức ngõ là: 29 Y = AA’BB’ -29 Từ kết cho thấy ngõ cổng AND mức thấp Tuy nhiên ta lập trình cho cầu chì trên, ví dụ chọn A x B, lúc giá trị biến khơng có biểu thức. -29 Nguyên tắc chọn giá trị để lập trình, cầu chì chọn nghĩa giá trị khơng có mặt biểu thức. 29 Mỗi ngõ cổng AND nối tới ngõ vào cổng OR thông qua cầu chì diode Xét biểu thức F1 giả sử cầu chì thơng, ta có: 29 F1 = K + L + M + N -29 Với K, L, M, N tích số AxB, F1 tổng tích số hai biến A, B Bây ta lập trình cách làm đứt cầu chì số hạng ứng với cầu chì bị đứt khơng có mặt biểu thức Bằng cách lập trình cầu chì mảng AND – OR, FPLA tạo hàm logic khác theo mạch thiết kế với hai biến ngõ vào Những Diode mảng Or có tác dụng bảo vệ ngắn mạch. 30 Hình 1.2 Sơ đồ biểu thức ngõ FPLA 30 Sơ đồ mạch hình ví dụ đơn giản cho họ vi mạch mảng logic lập trình trường Nếu vi mạch đươc lập trình cơng đoạn mặt nạ với cơng nghệ lưỡng cực chương trình cố định khơng thay đổi Do vi mạch gọi PLA Nếu vi mạch sản xuất để người sử dụng lập trình gọi FPLA. 30 Họ vi mạch FPLS (Field Programmable Logic Sequencer). -32 Hình 1.3 Sơ đồ logic FPLA PLS 153 32 Họ FPLS giới thiệu vào năm 1979, FPLS có cấu trúc mô theo cấu trúc FPLA bổ sung thêm ghi cho phép “preloading” trạng thái thiết bị Một vài ghi ngõ đưa hồi tiếp mảng AND lập trình số khác có ghi ngầm (những ghi bổ sung chíp khơng nối với chân ngõ vào hay ngõ ra) bổ sung với ghi ngõ ra, hồi tiếp không hồi tiếp. -32 Hình 1.4 Sơ đồ logic FPLS PLS157 32 Sơ đồ logic vi mạch PLS157 công ty Signetics giới thiệu trình bày hình 1.4, có hình dáng bên ngồi 20 chân, có cấu trúc16x45x12 PLS157 có ghi tổ hợp ngõ Các tổ hợp ngõ có chức nhất, ghi cấu tạo cổng đảo M(M0-M5) Cấu trúc PLS157 có đặc điểm đáng lưu ý ghi cho phép chốt tín hiệu ngõ vào tín hiệu đưa tới mảng AND Ngồi vi mạch thiết kế mảng bổ sung (mảng bù) Đây tổng số hạng bù thực ngõ vào mảng AND, cho phép bổ sung thêm nhiều tổ hợp. -33 Họ vi mạch FPGA (Field Programmable Gate Array). -33 Vi mạch logic khả trình Trang Thiết kế mạch điện máy tính GVBM: Nguyễn Thanh Tùng Họ FPGA Signetics giới thiệu vào năm 1977 sử dụng để thay cho cổng nhiều ngõ vào tiêu chuẩn, cấu trúc bao gồm mảng AND lập trình, với lập trình cực tính ngõ Chỉ với cổng AND biến đổi thành cổng NAND, NOR hay cổng OR Mỗi cổng AND FPGA biến đổi thành cổng logic khác nhau. 33 FPGA bổ sung linh động cổng tiêu chuẩn khác Vi mạch đại diện cho họ FPGA PLS151, có hình dáng 20 chân trình bày hình 1.7 PLS151 có ngõ vào, 12 ngõ có tín hiệu hồi tiếp đưa mảng AND sử dụng ngõ vào Có thêm tích số tạo đường điều khiển, tín hiệu điều khiển cổng đệm ngõ trạng thái FPGA thích hợp thiết kế để giải mã địa thêm vào chức khác. 34 Mạng liên kết FPGA cấu thành từ đường kết nối theo hai phương ngang đứng, tùy theo loại FPGA mà đường kết nối chia thành nhóm khác nhau, ví dụ XC4000 Xilinx có loại kết nối: ngắn, dài dài Các đường kết nối nối với thơng qua khối chuyển mạch lập trình (programmable switch), khối chuyển mạch chứa số lượng nút chuyển lập trình đảm bảo cho dạng liên kết phức tạp khác nhau. 36 Họ vi mạch PAL (Programmable Array Logic). 41 PAL họ phổ biến họ PLD MONOLITHIC MEMORIES INC giới thiệu vào năm 1978 PAL đăng ký quyền cấu trúc công ty MMI Cấu trúc PAL bao gồm mảng AND lập trình theo sau mảng OR cố định, cấu trúc cải tiến từ khuyết điểm họ FPLA Hình 1.8 minh họa cho cấu trúc đơn giản PAL Do loại bỏ việc sử dụng cầu chì mảng OR, số lượng tinh thể Silicon sử dụng giảm, dẫn đến giá thành PAL thấp so với FPLA Mặt khác thời gian trì hỗn PAL ngắn so với FPLA giảm trì hỗn truyền qua mảng OR. -41 Khảo sát PAL16L8 có hình dáng 20 chân sơ đồ logic trình bày hình 1.9 Vi mạch có tổ hợp ngõ ra, ngõ đảo với tích số ngõ vào, ngõ hồi tiếp mảng AND, cho phép chân sử dụng với chức I/O Do PAL16L8 có ngõ tác động mức thấp nên kết hợp với IC khác mức tác động. 41 PAL16L8 ứng dụng lĩnh vực giải mã địa chỉ, thuận tiện việc kết hợp với vi xử lý thiết bị ngoại vi mức tác động Với đặc tính tốc độ tương đối cao, giá thành thấp, thời gian truyền trì hỗn khoảng 7,5ns nên PAL16L8 phổ biến cơng nghiệp PLD Ngồi PAL16L8 có đặc điểm so với họ trước có cầu chì bảo vệ, dùng để chống chép, giúp bảo vệ nội dung bên Ngồi PAL16L8 cơng ty MMI giới thiệu loại vi mạch khác PAL16R4, PAL16R6, PAL16R8 Các vi mạch có cấu tạo giống PAL16L8 ngõ sử dụng thêm FF D để chốt tín hiệu ngõ ra. 42 Hình 1.8 Sơ đồ logic PAL -43 Hình 1.9 PAL 16L8 -44 Một hệ vi mạch PAL công ty AMD giới thiệu PAL22V10 với hình dáng 24 chân chế tạo công nghệ CMOS thay cho công nghệ lưỡng cực Đặc trưng vi mạch ngõ cho qua cổng PLD. 45 Ngoài việc tăng số biến ngõ vào vi mạch có số đặc điểm hàm logic thành phần tích số thay đổi từ đến 16 biến Điều giúp cho vi Vi mạch logic khả trình Trang Thiết kế mạch điện máy tính GVBM: Nguyễn Thanh Tùng mạch thực nhiều phương trình phức tạp Nhờ vào cấu tạo ngõ cổng PLD nên ngõ vào vi mạch có đặc tính giao tiếp chiều, điều làm tăng khả xử lý vi mạch tạo thuận lợi cho việc thiết kế Do đặc điểm cải tiến nên hệ vi mạch PAL phổ biến rộng rãi (đặc biệt nhóm vi mạch 20 chân) PAL xem họ vi mạch đại diện cho họ vi mạch số lập trình. 45 Ngồi cơng ty chế tạo PAL có chọn lựa việc ký hiệu số vi mạch Điều cung cấp cho người sử dụng thơng tin cần thiết có liên quan đến ứng dụng vi mạch Các ký hiệu việc đánh số họ PAL nói chung bao gồm số đếm tách rời hay ký tự Số đần tiên tên vi mạch cho biết số ngõ vào vi mạch (đây số biến ngõ vào mảng AND) Số thứ hai biểu thị số ngõ vi mạch Ký tự nằm số ý nghĩa thuộc tính ngõ Một số mã ký tự có ý nghĩa là: -45 H tác động mức thấp. -45 L tác động mức cao. -45 P tác động ngõ lập trình. -46 C phần bổ sung ngõ ra. -46 S tuần tự. -46 Các ký hiệu vi mạch họ PAL xem hướng dẫn vi mạch Ngồi cơng ty chế tạo cung cấp thơng số kỹ thuật sơ đồ logic vi mạch kèm theo để làm tài liệu tham khảo cho nhà thiết kế. 46 Họ vi mạch GAL (Generic Array Logic). -46 GAL nhóm cơng nghệ EEPLD, giới thiệu phát triển công ty Lattice Semiconductor Comp Công ty đưa khái niệm cổng PLD có ký hiệu OLMCs (Output Logic Macrocells). -46 Vi mạch có đặc điểm xóa điện lập trình lại phần mềm cơng cụ hỗ trợ Khảo sát cấu trúc vi mạch GAL16V8 trình bày hình 1.9, GAL16V8 có hình dạng 20 chân vi mạch phổ biến họ GAL. 46 Mỗi OLMC có ngõ vào tương đương với tích số biểu thức Ngồi OLMC có tín hiệu hồi tiếp đưa để điều khiển, tín hiệu xung đồng hồ, tín hiệu hồi tiếp mảng AND Các vi mạch GAL có hỗ trợ ghi “Preload”, điều có ích việc kiểm tra vi mạch Mặt khác hệ vi mạch phát triển vi mạch lập trình hệ thống ký hiệu ispEELD (In-system Progammable). 47 Vi mạch ispGAL16Z8, cấu trúc gần giống với GAL16V8 thêm vào chân để điều khiển lập trình Trong hệ thống ispGAL16Z8 cho phép chu kỳ lập trình 10000 lần liệu giữ cố định khoảng thời gian 20 năm Đó quy định vi mạch theo nguyên tắc EPROM Cấu trúc họ GAL lặp lại cấu trúc họ PAL đặc điểm họ GAL đưọc thiết kế để kết hợp với vi mạch họ PAL Điều thể qua việc ký hiệu vi mạch họ GAL cấu trúc tế bào bảo vệ nó. 48 Họ vi mạch PEEL (Progammable Electrially Erasable Logic). 50 Họ PEEL công ty International Cmos Technology INC giới thiệu Nó chế tạo với công nghệ EEPROM Cấu trúc PEEL tương tự PAL GAL, xóa điện lập trình nhờ vào phần mềm hỗ trợ Khảo sát vi mạch PEEL18CV8 trình bày hình 2.1. 50 Vi mạch có 20 chân với ngõ cấu tạo cổng PLD, ngõ có tích số hàm biểu thức có tích số riêng để điều khiển cổng đệm ngõ Cực Vi mạch logic khả trình Trang Thiết kế mạch điện máy tính GVBM: Nguyễn Thanh Tùng tính ngõ lập trình ghi ngõ vi mạch Reset không đồng bộ, ngồi ghi chốt bên ngõ điều khiển biểu thức tổng số hạng ngõ vào Đặc điểm cải tiến số với vi mạch PAL16V10 hay GAL16V8. -50 Họ vi mạch EPLD (Erasable PLD). 52 Công ty Altera lần giới thiệu thuật ngữ xóa PLD tia cực tím trở thành thuật ngữ chung cho công nghệ PLD để tham khảo cho vi mạch lập trình xóa tia cực tím Từ khởi đầu, công ty Altera thay đổi công nghệ chế tạo PLD từ công nghệ lưỡng cực sang cơng nghệ CMOS cơng nghệ CMOS đạt hiệu suất cao khơng gian (mật độ tích hợp cao hơn) Như PAL16L8 có mật độ tích hợp từ 100 lên 150 cổng, PAL22V10 có 500 đến 600 cổng EP310 (là vi mạch đại diện cho họ EPLD) có 1000 cổng Hình 2.2 trình bày sơ đồ khối EP310 có 20 chân cấu trúc gồm cổng PLD, xung xóa khơng đồng đặt trước tích số. 52 Cấu trúc cổng PLD bao gồm khối điều khiển cấu trúc I/O Cấu hình ACB giống cấu trúc cổng PLD vi mạch PAL GAL có chức hoạt động đơn giản Trong cổng có biến ngõ vào với biến để điều khiển cổng đệm ngõ Nhờ vào cấu trúc ACB I/O mà EP310 có tín hiệu tổ hợp ngõ tác động mức cao thấp hay tín hiệu ghi tác động mức cao thấp Đối với tín hiệu hồi tiếp mảng AND đưa từ ghi ngõ Các cổng đệm ngõ điều khiển biến riêng cho phép chân vi mạch hoạt động hai chiều Ngồi EP310 có cầu chì bảo vệ chống chép cầu chì bảo vệ trở thành tiêu chuẩn cho hệ PLD Một số vi mạch tiêu biểu cho họ EPLD EP900, có cấu tạo 40 chân, bên có 24 khối ACB, mật độ tích hợp 1000 cổng với tổ hợp ngõ có lựa chọn Nhưng tương lai kỹ thuật ngày phát triển mật độ tích hợp lên đến 10000 cổng logic chip. -53 Ngồi vi mạch EP900 cơng ty Altera giới thiệu vi mạch EP1800 có 68 chân với chức mở rộng so với EP900 số cổng logic IC tăng gấp đôi số ngõ vào Vi mạch EP1800 thực đồng thời chức khác nhau, xem vi mạch rời Những vi mạch số lập trình hướng đến mật độ tích hợp 1000 cổng logic chip gây ảnh hưởng đến PLD có mật độ tích hợp thấp Công ty Cypress Semicondutor sản xuất sản phẩm ứng dụng cơng nghệ CMOS có tốc độ cao Sản phẩm cạnh tranh họ chủ yếu họ PAL thông thường PAL 22V10 tạo hệ PAL có cơng suất thấp, tốc độ cao nên ứng dụng rộng rãi vào lĩnh vực công nghiệp khác Những vi mạch phổ biến công ty Cypress Semicondutor CY7C330, CY7C331 CY7C332. 54 Hình 2.2 Sơ đồ logic cổng lập trình EPLD EP310 -55 Hình 2.3 Sơ đồ logic khối cấu trúc điều khiển EPLD EP900 56 Họ vi mạch PML ( Programmable Macro Logic). -56 Họ vi mạch công ty Signetics sử dụng cấu trúc gọi “foldback” (gấp về) Mạch logic “foldback” sử dụng cổng NAND đơn hay mảng NOR kết hợp với cấu trúc liên kết lập trình trung tâm cho phép thực nhiều mức logic khác để liên kết với macro vào Như họ vi mạch PML, mảng NAND sử dụng cổng NAND có tốc độ truyền nhanh công nghệ lưỡng cực. 57 Từ khóa macro để tham khảo khối chức xác định tín hiệu vào, cổng đệm hay hàm logic FF, mạch đếm hay mạch tổ hợp Vi mạch logic khả trình Trang Thiết kế mạch điện máy tính GVBM: Nguyễn Thanh Tùng Công ty Signetics phân loại macro sau: vào macro vào, macro khối chức khác ghi hay mạch tổ hợp gọi macro chức Macro họ ML mô tả hình 2.4 So với cấu trúc mảng AND – OR họ IC PAL FPLA cấu trúc mảng NAND phức tạp Để đơn giản cho việc tìm hiểu, xét ví dụ sau: 57 Hình 3.14 a trình bày mạch logic đơn giản sử dụng cấu trúc AND – OR họ vi mạch PAL hình 2.4 b sử dụng cấu trúc NAND – NAND với chức tương tự có ưu điểm khơng bị giới hạn với hàm có cấp logic Mặc khác, cấu trúc PML tận dụng tối đa cổng logic khả hoạt động vi mạch. -57 Ví dụ họ PAL FPLA cần thêm biến vào chọn đường tín hiệu xem đường tín hiệu vào, làm tăng thời gian truyền lãng phí Đối với họ PML tất vào cổng NAND sử dụng vào tín hiệu hàm logic thực với cấu trúc cấp logic Vi mạch đại diện cho họ PML PLHS 501 có cấu tạo gồm 72 cổng NAND có 44 cổng NAND dùng để hỗ trợ cho macro Vi mạch có 24 vào, cổng đệm XOR với cổng tác động mức thấp , có cổng tác động mức cao có đường liệu chiều Vi mạch có 52 chân với kiểu chân theo dạng PLCC Hình 2.4 trình bày cấu trúc PLHS 501 58 Các cổng đệm trạng thái điều khiển cổng NAND riêng để tạo nên tính linh hoạt thiết kế. -58 Họ vi mạch ERASIC(Erasable Programmable Application Specific IC). 62 Họ vi mạch ERASIC giới thiệu công ty Exel Microeletronics có cấu trúc tương tự họ PML chế tạo công nghệ CMOS EEPROM khác với họ PML dùng công nghệ lưỡng cực Một đặc điểm khác biệt họ ERASIS sử dụng cấu trúc mảng NOR Vì cơng nghệ CMOS cổng NOR có thời gian truyền nhanh Vi mạch họ XL 78C800 có 24 chân với mật độ thích hợp khoảng 800 cổng. 62 XL78C800 có 12 vào 10 chân I/O liên kết với cổng lập trình Chân số đường cung cấp tín hiệu xung clock cho FF JK, chân 13 dùng để điều khiển cổng đệm cho cổng lập trình, vào đưa vào mảng NOR thơng qua mạch lật, cổng NOR sử dụng để điều khiển mạch lật Ngõ cổng NOR cấu tạo khối PCE (Polarity Control Element) để tăng tính ling hoạt. 62 XL78C800 có 32 biến vào cổng NOR, hai biến dùng để điều khiển mạch lật có 30 biến dùng cho cổng lập trình. -62 Hình 2.7 trình bày sơ đồ logic cổng lập trình vi mạch XL78C800 Có ba ngõ vào tín hiệu J,K,O đưa vào cổng lập trình.Với hai biến J, K để điều khiển FF JK Từ cổng lập trình có đường tín hiệu đưa mảng NOR Chân vi mạch kết hợp với cổng lập trình kết nối với vào đa hợp (IN-MUX) nối với cổng đệm Ngồi có đường tín hiệu xung clock xung xóa khơng đồng cho FF JK, đường tín hiệu OE để điều khiển cổng đệm Bộ đa hợp lựa chọn tín hiệu từ biến O hay từ FF JK Ở IN- MUX cho phép tín hiệu vào mảng NOR từ chân IC hay từ biến O mảng NOR Chân điều khiển đa hợp OE-MUX dùng để điều khiển cổng đệm hoạt động chiều hay chiều hay trang thái tổng trở cao Sơ đồ cổng lập trình hình 2.7 -63 Sơ đồ cổng lập trình trình bày chế độ làm việc vi mạch Thời gian truyền vi mạch họ ERASIC 35 ns cộng với thời gian truyền qua mảng NOR 20 ns thời gian truyền vi mạch 55 ns, dòng tiêu thụ 35 mA, so với dòng tiêu thụ Vi mạch logic khả trình Trang 10 Thiết kế mạch điện máy tính GVBM: Nguyễn Thanh Tùng Ngồi vi mạch EP900 cơng ty Altera giới thiệu vi mạch EP1800 có 68 chân với chức mở rộng so với EP900 số cổng logic IC tăng gấp đôi số ngõ vào Vi mạch EP1800 thực đồng thời chức khác nhau, xem vi mạch rời Vào/ra Những vi mạch số lập trình Clk hướng đến mật độ tích hợp 1000 cổng logic chip gây ảnh hưởng đến PLD có mật độ tích hợp thấp Lựa chọn Ngõ Công ty Cypress Semicondutor sản xuất sản phẩm ứng dụng cơng nghệ CMOS có tốc độ cao Sản phẩm cạnh tranh họ chủ yếu họ PAL thông thường PAL 22V10 tạo hệ PAL có cơng suất thấp, tốc độ cao nên ứng dụng rộng rãi vào lĩnh vực công nghiệp khác Những vi mạch phổ biến công ty Cypress Semicondutor CY7C330, CY7C331 CY7C332 13 14 15 16 17 18 19 Vi mạch logic khả trình 36 11 Trang 54 Thiết kế mạch điện máy tính GVBM: Nguyễn Thanh Tùng Cấu trúc điều khiển Vào/ra Clock đồng 71 70 69 68 Hình 2.2 Sơ đồ logic cổng lập trình EPLD EP310 Vi mạch logic khả trình OE/ CLK 39 38 37 36 35 34 Trang 55 CLEAR Thiết kế mạch điện máy tính GVBM: Nguyễn Thanh Tùng Hình 2.3 Sơ đồ logic khối cấu trúc điều khiển EPLD EP900 Họ vi mạch PML ( Programmable Macro Logic) Vi mạch logic khả trình Trang 56 Thiết kế mạch điện máy tính GVBM: Nguyễn Thanh Tùng Họ vi mạch công ty Signetics sử dụng cấu trúc gọi “foldback” (gấp về) Mạch logic “foldback” sử dụng cổng NAND đơn hay mảng NOR kết hợp với cấu trúc liên kết lập trình trung tâm cho phép thực nhiều mức logic khác để liên kết với macro vào Như họ vi mạch PML, mảng NAND sử dụng cổng NAND có tốc độ truyền nhanh cơng nghệ lưỡng cực Từ khóa macro để tham khảo khối chức xác định tín hiệu vào, cổng đệm hay hàm logic FF, mạch đếm hay mạch tổ hợp Công ty Signetics phân loại macro sau: vào macro vào, macro khối chức khác ghi hay mạch tổ hợp gọi macro chức Macro họ ML mơ tả hình 2.4 So với cấu trúc mảng AND – OR họ IC PAL FPLA cấu trúc mảng NAND phức tạp Để đơn giản cho việc tìm hiểu, xét ví dụ sau: Hình 3.14 a trình bày mạch logic đơn giản sử dụng cấu trúc AND – OR họ vi mạch PAL hình 2.4 b sử dụng cấu trúc NAND – NAND với chức tương tự có ưu điểm khơng bị giới hạn với hàm có cấp logic Mặc khác, cấu trúc PML tận dụng tối đa cổng logic khả hoạt động vi mạch Vi mạch logic khả trình Trang 57 Thiết kế mạch điện máy tính GVBM: Nguyễn Thanh Tùng Ví dụ họ PAL FPLA cần thêm biến vào chọn đường tín hiệu xem đường tín hiệu vào, làm tăng thời gian truyền lãng phí Đối với họ PML tất vào cổng NAND sử dụng vào tín hiệu hàm logic thực với cấu trúc cấp logic Vi mạch đại diện cho họ PML PLHS 501 có cấu tạo gồm 72 cổng NAND có 44 cổng NAND dùng để hỗ trợ cho macro Vi mạch có 24 vào, cổng đệm XOR với cổng tác động mức thấp , có cổng tác động mức cao có đường liệu chiều Vi mạch có 52 chân với kiểu chân theo dạng PLCC Hình 2.4 trình bày cấu trúc PLHS 501 Các cổng đệm trạng thái điều khiển cổng NAND riêng để tạo nên tính linh hoạt thiết kế Vi mạch logic khả trình Trang 58 Thiết kế mạch điện máy tính GVBM: Nguyễn Thanh Tùng Ngõ vào macro Ngõ macro Ngõ macro Hàm macro Mảng NAND MxN Hình 2.4 Sơ đồ logic lập trình macro Vi mạch logic khả trình Hình 2.5 Mạch lật RS D sử dụng cấu trúc PML Trang 59 Thiết kế mạch điện máy tính GVBM: Nguyễn Thanh Tùng I23 I0 I0 71 70 Vi mạch logic khả trình Trang 60 Thiết kế mạch điện máy tính GVBM: Nguyễn Thanh Tùng Hình 2.6 Sơ đồ chức PLS 501 Vi mạch logic khả trình Trang 61 Thiết kế mạch điện máy tính GVBM: Nguyễn Thanh Tùng Họ vi mạch ERASIC(Erasable Programmable Application Specific IC) Họ vi mạch ERASIC giới thiệu cơng ty Exel Microeletronics có cấu trúc tương tự họ PML chế tạo công nghệ CMOS EEPROM khác với họ PML dùng công nghệ lưỡng cực Một đặc điểm khác biệt họ ERASIS sử dụng cấu trúc mảng NOR Vì cơng nghệ CMOS cổng NOR có thời gian truyền nhanh Vi mạch họ XL 78C800 có 24 chân với mật độ thích hợp khoảng 800 cổng XL78C800 có 12 vào 10 chân I/O liên kết với cổng lập trình Chân số đường cung cấp tín hiệu xung clock cho FF JK, chân 13 dùng để điều khiển cổng đệm cho cổng lập trình, vào đưa vào mảng NOR thông qua mạch lật, cổng NOR sử dụng để điều khiển mạch lật Ngõ cổng NOR cấu tạo khối PCE (Polarity Control Element) để tăng tính ling hoạt XL78C800 có 32 biến vào cổng NOR, hai biến dùng để điều khiển mạch lật có 30 biến dùng cho cổng lập trình Vi mạch logic khả trình Trang 62 Thiết kế mạch điện máy tính GVBM: Nguyễn Thanh Tùng Hình 2.7 trình bày sơ đồ logic cổng lập trình vi mạch XL78C800 Có ba ngõ vào tín hiệu J,K,O đưa vào cổng lập trình.Với hai biến J, K để điều khiển FF JK Từ cổng lập trình có đường tín hiệu đưa mảng NOR Chân vi mạch kết hợp với cổng lập trình kết nối với vào đa hợp (IN-MUX) nối với cổng đệm Ngồi có đường tín hiệu xung clock xung xóa khơng đồng cho FF JK, đường tín hiệu OE để điều khiển cổng đệm Bộ đa hợp lựa chọn tín hiệu từ biến O hay từ FF JK Ở IN- MUX cho phép tín hiệu vào mảng NOR từ chân IC hay từ biến O mảng NOR Chân điều khiển đa hợp OEMUX dùng để điều khiển cổng đệm hoạt động chiều hay chiều hay trang thái tổng trở cao Sơ đồ cổng lập trình hình 2.7 Sơ đồ cổng lập trình trình bày chế độ làm việc vi mạch Thời gian truyền vi mạch họ ERASIC 35 ns cộng với thời gian truyền qua mảng NOR 20 ns thời gian truyền vi mạch 55 ns, dòng tiêu thụ 35 mA, so với dòng tiêu thụ PLHS 501 250 mA Qua so sánh cho thấy công suất tiêu thụ họ ERASIC thấp họ PML, ưu điểm cơng nghệ CMOS Vi mạch logic khả trình Trang 63 Thiết kế mạch điện máy tính GVBM: Nguyễn Thanh Tùng J Q K Hình 2.7 Sơ đồ khối cổng lập trình ERASIC XL78C800 Vi mạch logic khả trình Trang 64 Thiết kế mạch điện máy tính GVBM: Nguyễn Thanh Tùng 10 Họ vi mạch LCA ( Logic Cell Array) Họ LCA công ty Xillinx giới thiệu dựa theo cấu trúc công ty MMI, trình bày cấu trúc độc đáo họ PLD Cấu trúc truyền thống họ vi mạch PAL FPLA mảng AND – OR Các cổng lập trình có cấu trúc họ LCA gọi cấu trúc lập trình cho người sử dụng Đặc biệt cấu tạo LCA, họ dùng RAM động để tạo chức logic theo yêu cầu thiết kế Nhược điểm tế bào RAM động thường không ổn định Do chức trở lại trạng thái ban đầu điện Để hỗ trợ cho vấn đề họ sử dụng thêm phương pháp lưu trữ có chức tương tự ROM Cấu trúc LCA mơ tả hình 2.8, bao gồm khối IOB bao quanh ma trận khối LCB CONFIGURATE LOGIC BLOCK I/O BLOCK INTERCONNECT AREA Vi mạch logic khả trình Trang 65 Thiết kế mạch điện máy tính GVBM: Nguyễn Thanh Tùng Hình 2.8 Cấu trúc LCA Liên kết đường tín hiệu dọc ngang khối giúp cho việc kết nối khối thêm thuận tiện Vi mạch họ LCA XC 2064, có mật độ thích hợp phức tạp khoảng 1200 cổng logic, 58 khối IOB ma trận 8x8 hàng cột tạo 64 khối CLB Tạo vi mạch khác XC 2018 có mật độ tích hợp khoảng 1800 cổng, có 74 khối IOB ma trận 10x10 tạo 100 khối CLB Vi mạch có đường tín hiệu xung clock, tín hiệu reset đặc biệt mạch tạo dao động thạch anh bên IC dùng để kết nối với phần tử dao động thạch anh bên TS Ngõ PIN Ngõ vào D Q Clk = PROGRAM CONTROLLED MULTIPLEXER Vi mạch logic khả trình Trang 66 Thiết kế mạch điện máy tính GVBM: Nguyễn Thanh Tùng Hình 2.9 Cấu hình khối vào / (IOB) LCA Hình 2.9 trình bày sơ đồ khối IOB, bao gồm cổng đệm ngõ vào, đa hợp IN – MUX FFD Mức điện áp ngưỡng ngõ vào cổng đệm thích hợp cho hai họ TTL CMOS Ngõ FFD nối với ngõ vào đa hợp ngõ đa hợp nối hay nhiều khối CLB Ngõ khối IOB gồm cổng đệm trạng thái nối thẳng tới chân IC Vi mạch logic khả trình Trang 67 Thiết kế mạch điện máy tính GVBM: Nguyễn Thanh Tùng PHẦN III KẾT LUẬN Qua nghiên cứu tìm hiểu loại vi mạch logic khả trình đây, thấy tầm quan trọng ứng dụng chúng công nghệ vi điện tử, điều khiển tự động Từ thiết kế thiết bị ứng dụng thiết thực sống thi cơng mạch điện có nhiều chức hiển thị thời gian, báo hiệu, điều khiển đóng ngắt thiết bị từ xa,… Một lần xin cảm ơn thày giáo Nguyễn Thanh Tùng hướng dẫn nhóm em làm đề tài Cảm ơn bạn nhóm nhiệt tình thảo luận, đóng góp ý kiến trình làm đề tài Vi mạch logic khả trình Trang 68 ... đưa vi mạch logic khả trình vào khóa học thiết kế họ Vi mạch logic khả trình Trang 17 Thiết kế mạch điện máy tính GVBM: Nguyễn Thanh Tùng Tuy kỹ thuật logic lập trình tiếp tục cải tiến vi mạch. .. loại vi mạch logic khả trình với mục đích tìm hiểu, tiếp cận sát với khái niệm, chức năng, mơ hình hoạt động vi mạch logic khả trình : PLA, PAL, CPLD, FPGA,… Đề tài nghiên cứu loại vi mạch khả trình. .. giải PROM nhớ đọc lập trình Đây họ vi mạch sử dụng vi mạch số lập trình theo quan điểm vi mạch số Cấu trúc PROM đơn giản gồm mảng tế bào Vi mạch logic khả trình Trang Thiết kế mạch điện máy tính