Đang tải... (xem toàn văn)
FPGA là vi mạch chứa các logic cells. Các Logic cells thực hiện các mạch Logic và được kết nối với nhau bởi ma trận kết nối và chuyển mạch lập trình được. FPGA là tập hợp các phần tử rời rạc được kết nối theo một cách chung.
TÌM HIỂU KIT STARTER SPARTAN 3E NỘI DUNG TÌM HIỂU: tổng quan vi mạch FPGA khối chức kit Strater Spartan 3E CHƯƠNG 1:FPGA- Linh kiện logic khả trình: 1.1 Tổng quát: - Trước phần lớn linh kiện điện tử cố định, không lập trình - Các loại linh kiện khả trình đơn giản như: EPROM, EEPROM, Flash, ROM, PLD - Để thuận tiện cho việc thử nghiệm, tạo mẫu, phát triển ứng dụng, sản xuất quy mô nhỏ, người ta chế tạo linh kiện logic khả trình Đây linh kiện số lập trình lại cho mục đích khác Có hai loại linh kiện logic khả trình chính: CPLD ( Complex programmable Logic Devices) FPGA (Field Programmable Gate Array) - Các hãng sản xuất FPGA/ CPLD: Xilinx, Atera, Atmel, QuickLogic, Actel… 1.2 Khái niệm FPGA: - FPGA vi mạch chứa logic cells Các Logic cells thực mạch Logic kết nối với nhaubowir ma trận kết nối chuyển mạch lập trình - FPGA tập hợp phần tử rời rạc kết nối theo cách chung 1.3 Các bước thực thiết kế cho FPGA: - Thiết kế hệ thống tạo file HDL - Tiến hành thử nghiệm HDL biểu diễn mô RTL - Tổng hợp biên dịch Quá trình tổng hợp có nhiệm vụ chuyển câu lệnh HDL thành mức linh kiện Quá trình biên dịch chuyển lệnh HDL thành tín hiệu vật lý chip FPGA - Tạo tải file chương trình Quá trình tạo file netlist File tải vào linh kiện FPGA va điều khiển mạch logic công tắc Trang CHƯƠNG 2: Định tuyến định vị cho FPGAs: 2.1 Định tuyến: Đây bước quan trọng thiết kế FPGA,và bước cuối giai đoạn thiết kế để tạo chuỗi bít cho chương trình 2.2 Thế hệ bảng định tuyến nguồn: - Bảng định tuyến nguồn tao để sử dung, gồm hai loại: định tuyến toàn cục định tuyến cục - Các hệ thống FPGA đại có số lượng bảng định tuyến lớn với hàng triệu khối logic - Trong nhiều trường hợp người ta cần tạo công cụ định vị định tuyến cho FPGA Việc đảm bảo an toàn thay đổi hay thiết lập thông số trước hoàn thiện kiến trúc FPGA - Quá trình thiết lập thông số cần thiết cho việc định tuyến gồm bước sau: • Đánh số chân khối logic ngõ vào ngõ • Đạt khối logic ngõ vào ngõ trạng thái cho phép hiệu chỉnh • • • • • • • • • sử dụng Tương đương hóa khối logic Đánh dấu I/O để điền vào hàng cột FPGA Lập quan hệ chiều rộng kênh ngang kênh dọc Lập quan hệ chiều rộng vùng khác FPGA Chuyển khối để kết nối vùng định tuyến lớn Thiết lập giá trị FC giá trị vùng định tuyến kênh Đây số chân ngõ vào ngõ kết nối Định loại phân phói gói theo tieu chuẩn đinh Chúng ta cần định chiều dài gói, số khóa gói cung phân loại kiểu gói 2.2.1 Định tuyến toàn cục: - Định tuyến toàn cục chia vùng định tuyến hoạt động thành kênh hay khu vực định tuyến - Trong định tuyến toàn cục, bảng định tuyến mục định trước để đơn giản hóa trình chọn kênh định tuyến Trang Sau ví dụ bảng định tuyến nguồn: LUT: Look- Up Table - Thực tế vấn đề định tuyến toàn cục FPGA giống với chuẩn thiết kế cells (hay MPGA- Metal Programmable Gate Array) Vì nhiều kỹ thuật định tuyến toàn cục ASIC sủ dụng cho định tuyến toàn cục FPGA 2.2.2 Định tuyến cục bộ: - Chọn định tuyến cục theo chi phí thấp - Loại bỏ định tuyến cục khác khu vực - Loại định tuyến không tương thích với định tuyến vừa chọn tất định tuyến toàn cục hoàn thiện kết nối định tuyến cục Trang CHƯƠNG 3:Các khối chức kit Spartan 3E: 3.1 Các công tắc, nút nhấn, phím điều khiển: Các công tắc trượt: - KIT Spartan 3E có công tắc trượt, hình sau - Các công tắc bố trí góc phải, bên board Chúng kí hiệu SW3, SW2, SW1 SW0 theo thứ tự từ trái sang phải - Khi vị trí UP hay ON, công tắc kết nối với chân 3,3V FPGA Đây mức logic cao - Khi vị trí DOWN hay OFF, công tắc kết nối với chân mass FPGA Đây mức logic thấp Trang Công tắc nút nhấn: - KIT có công tắc nút nhấn Cúng bố trí góc bên trái board, kí hiệu là: BTN_NORTH, BTN_SOUTH, BTN_EAST, BTN_WEST - Khi nhấn giữ, nút nhấn nối đến chân 3,3V FPGA - Trong số ứng dụng, BTN_SOUTH reset mềm để chọn chức reset cho FPGA Công tắc nút xoay: - Trên KIT Có nút nhấn loại này, chúng nằm công tắc nút nhấn - Khi xoay nút này, công tác nối đến chân 3,3V FPGA Trang LED: - Có LED đơn mạch, kí hiệu từ LED7 đến LED0 Theo thú tự tù trái sang phải LED7 đền LED0 - Mỗi LED nối sẵn chân xuống mass, chân lại nối với KIT Spartan 3E qua điện trở hạn dòng 330 Ohm 3.2 Clock Sources:board hỗ trợ ba nguồn xung clock bản: Bộ dao động onboard tần số xung clock 50MHz Xung clock đươc cung cấp từ board thông qua SMA-style connector.Ngoài FPGA phát tín hiệu xung clock qua SMA-style connector Hay lựa chọn cài đặt dao động kiểu chân DIP cung cấp socket Điện áp cho tât chân I/O FPGA bank0 điều khiển jumper JP9.Do ,những nguồn xung clock đươc điều khiển JP9.Ban đầu,JP9 đươc set mức 3.3 V.Bộ dao động on board thiết bị có áp 3.3 V không trình diễn mong đọi JP9 set mức 2.5 V 3.3 FPGA Configuration option: The Spartan-3E FPGA Starter Kit board hỗ trợ nhiêu lựa chọn cấu hình FPGA: • Download FPGA design trực tiếp tới Spartan-3E FPGA thong qua chân JTAG,sử dụng giao diện USB on board Trang • Ghi chương trình on-board 4Mbit Xilinx XCFO4S nối tiếp Platform Flash PROM,sau cấu hình FPGA từ ảnh lưu trữ Platform Flash PROM sử dụng Mast Serial mode • Ghi chương trình on-board 16Mbit ST Microelectronics SPI serialFlash PROM,rồi cáu hình FPGA từ ảnh lưu trữ SPI serial Flash PROM sử dụng SPI mode • Ghi chương trình 128 Mbit Intel StrataFlash parallel NOR Flash PROM,rồi cấu hình FPGA từ ảnh lưu trữ Flash PROM sử dụng BPI Up hay BPI Down mode 3.4 Character LCD Screen: FPGA điều khiển LCD thong qua 4-bit data Mặc dù LCD hỗ trợ giao diện bits data,the starter Kit Board sử dụng giao diện bits data đễ tang khả kết nối phát triển ứng dụng khác board giảm thiểu số chân kết nối - LCD dùng nguồn 5V - LCD hiểu mức logic cao, thấp qua điện áp Ở mức cao, LCD điều khiển mức 5V với TTL 3,3V với LVCMOS Trang - Điện trở 390 Ohm đường Data dùng để hạn dòng cho FPGA LCD nhần mức logic cao - Một số ứng dụng coi LCD ngoại vi ghi không đọc Điều khiển LCD: - LCD cho phép hiển thị x 16 kí tự, với địa theo bảng sau: 3.5 VGA Display Port: Board gôm port VGA thong qua DB15 connector.Kết nối port trực tiếp từ PC 3.6 RS-232 Serial Ports: The Spartan-3E FPGA Starter Kit board có hai cổng RS-232,một đâu DB9 DCE connector đấu đực DTE connector.Sử dụng DTE-style connector để điều khiển ngoai vi RS-232 khác,như modem hay printers 3.7 PS/2 Mouse/Keyboard Port: Board bao gồm PS/2 Mouse/Keyboard Port két nối chuẩn 6pins mini-DIN 3.8 DDR SDRAM : The Spartan-3E FPGA Starter Kit board bao gồm a 512 Mbit (32M x 16) MicronTechnology DDR SDRAM (MT46V32M16) với giao diện 16bit data.Tất chân giao diện DDR SDRAM kết nối tới FPGA’s I/O bank3 FPGA.I/O Bank DDR SDRAM hai lấy điện áp 2.5 V từ LTC3412 regulator đươc kết nối từ 5V supply input Trang Ngoài The Spartan-3E FPGA Starter Kit board có cổng giao tiếp khác: 10/100 Ethernet Physical Layer Interface Các connector mở rộng Trang CHƯƠNG 4: KHÁI NIỆM,CÔNG CỤ VÀ KĨ THUẬT EDK 4.1 Giới thiệu: The Xilinx Embedded Development Kit (EDK) công cụ IP cho phép bạn thiết kế hệ thống nhúng hoàn chỉnh để cài đặt cho thiết bị Xilinx Field Programmable Gate Array (FPGA) Embeded Development Kit: xem bao phủ tất thứ liên quan đến hệ thống xử lý nhúng thiết kế chúng ,the Xinlinx ISE software phải cài đặt trước chạy EDK Xilinx Platform Studio (XPS) môi trường phát triển hay giao tiếp đồ họa sử dụng để thiết kế phận phần cứng hệ thống xử lý nhúng Software Development Kit(SDK) môi trường phát triển tích hợp Other EDK Components : • Hardware IP for Xinlinx embeded processors • Driver and lilibraries for embedded software development • GNU Compiler and debugger for C/C++ software development targeting the MicroBlaze™ and PowerPC™ processors • Documentation • Sample projects Làm Thế Nào Để Các Công Cụ Này Xúc Tiến Quá Trình Xử Lý Trang 10 IP Catalog Tab The IP Catalog tab cho hình 3-4,bao gồm tất EDK IP cores custom IP cores bạn tạo Nếu project đươc mở,chỉ có IP cores mà phù hợp với muc tiêu kiến trúc thiết bị Xilinx đươc thể hiện.Những thông tin danh mục IP cores,bao gồm phiên phát hành,status,lock,processor support,và miêu tả ngắn Những thông tin chi IP core,bao gồm lịch sử thay đổi phiên bản,data sheet,và Microprocessor Peripheral Description (MPD) file,thì sẵn có click phải menu.Ban đầu IP cores đươc nhóm lại có thứ tự phân cấp theo chức Trang 21 Take a Test Drive: • Trong XPS GUI ,click chon thẻ Project tab • Click the Application tab a Collapse the Project: TestApp_Memory (using the +/- box) entry b Expand the four sub-headers below Project: TestApp_Peripheral - Under Processor: ppc440_0, note the xparameters.h file The xparameters.h file chứa đưng đồ địa hệ thống phần tích hợp Board Support Package(BSP).Nếu bạn thực theo bước phần Test Drive,the BSP chưa đươc tao ra,vì file chưa có sẵn Under Compiler Options and Sources,chú ý hai phần gồm tập lệnh liên kết kiểm tra ứng dụng thi hành đươc tự động phát BSB Wizard the selected test applications đươc tạo • Click the IP Catalog tab Trang 22 a Tìm Communication Low-Speed IP category mở rộng b Định vị XPS_UART (16550-Style) peripheral click phải để xem PDF data sheet XPS_UART (16550-Style) c Click vào icon tròn hình 3-5 để mở hình System Assembly View The System Assembly View cho phép bạn quan sát cấu hình khối thành phần hệ thống Nếu the System Assembly View chưa maximized cửa số chính,click vào System Assembly View tab at the bottom of the pane to open it Bus Interface, Ports, and Address Filters XPS cung cấp Bus interface,Ports,và thẻ địa the System Assembly View(hình 3-5),để tổ chức thông tin thiết kế bạn cho phép bạn dễ dàng để biên tập hardware platform Connectivity Panel Với việc chọn thẻ Bus Interfaces,bạn thấy Connectivity Panel,( labeled in thefigure above) The Connectivity Panel thể đồ họa hardware platform interconnects Trang 23 Take a Test Drive Trong System Assembly View ,click vào thẻ Ports (located at the top of the screen) • FPGA device Expand the External Ports category to view the signals that are present outside the • Chú ý tên tín hiệu Net column tìm tín hiệu liên quan tới RS232_Uart_1.Những điều tham khảo phần kế tiếp.Đóng muc lại hoàn thành • Kéo xuống để định vị RS232_Uart peripheral mở rộng • Right-click the RS232_Uart_1 peripheral icon and select Configure IP to launch the RS232_Uart_1:xps_uart16550_v2_00_a parameters dialog • Click the directories icon (circled in Figure 3-5), and switch between the hierarchical and flat views Platform Studio Tab Trong không gian System Assembly View,có thẻ Platform Studio.The Platform Studio tab display(hình 3-6) cung cấp lưu đồ thiết kế nhúng Nếu điểm bạn không làm bước tiếp theo,hay cần thêm thông tin để thực tiến trình,bạn nhanh chóng tham khảo biểu đồ Trang 24 Trang 25 CHƯƠNG 5:CÁC ỨNG DỤNG CHO KIT SPARTAN 3E 5.1 Bộ lọc FIR 2D: 5.1.1 Giới thiệu: - Bộ lọc FIR 2D dùng nhiều việc xử lý ảnh xử lý video - Ứng dụng đồng nhờ port: CE, CLK, SCLR 5.1.2 Quá trình mô chương trình Xilinx ISE 9.1 - Khởi động chương trình Xilinx ISE 9.1 - Tạo project Trang 26 - Add sourse cho project - Check syntax - Check synthesize- XST - Đặt chân cho ứng dụng: Assign Package Pins - Kết nối chip: Implement Design - Tạo file nạp cho chương trình (.bit): chọn Generate Programming File Trang 27 - Kết trước nạp cho KIT: Trang 28 Tài liệu tham khảo: Spartan 3E Starter Kit User guide – www.xilinx.com Two Dimensional Linear Filtering Application – www.xilinx.com http://www.xilinx.com/bvdocs/appnotes/xapp933.zip 5.2 Chương trình điều khiển LED đơn 5.2.1 Lệnh thực ******************************************************* LIBRARY ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity inicio is port ( a,b : in std_logic; Trang 29 s : out std_logic ); end inicio architecture compuerta of inicio is begin s
