Nghiên cứu ứng dụng CPLD9500 thiết kế modul điều khiển vị trí

B GIO DC V O TO TRNG I HC BCH KHOA H NI - LUN VN THC S KHOA HC NGHIấN CU- NG DNG CPLD9500 THIT K MODUL IU KHIN V TR NGNH: X Lí THễNG TIN V TRUYN THễNG M S: V TH THU HNG Ngi hng dn khoa hc: TS NG VN CHUYT H NI 2006 Mục lục Trang Lời cam đoan Mục lục DANH mục CáC Từ VIếT TắT DANH mục hình vẽ DANH Mục CáC BảNG Dữ LIệU 10 Mở đầu 11 CHơNG 13 Tổng quan Công nghệ asic 13 1.1 Sự đời công nghệ AsiC 13 1.2 Các hớng tiếp cận thiết kế ASIC 14 1.2.1 Các công nghệ lập trình thiết kế ASIC 14 1.2.2 Đầu vào thiết kế ASIC 15 1.2.3 Thiết kế vật lý 17 1.2.4 Các công cu CAD 18 1.3 Các Công cụ thiết kế phát triển ASIC 19 1.3.1 Tổng quan trình thiết kế công cụ thiết kế 19 1.3.2 Giới thiệu công cụ sản phẩm số h ng chuyên ASIC 22 1.3.2.1 Giới thiệu h ng Xilinx 22 1.3.2.2 Giới thiệu h ng Actel 23 1.3.2.3 Giới thiệu h ng Altera 24 1.4 Tổng hợp Logic 25 CHơNG 27 Thiết Bị logic lập trình đợc công nghệ cpld 27 2.1 Lịch sử phát triển vi mạch số lập trình 27 2.2 Cấu trúc họ vi mạch lập trình (pld) 34 2.2.1.Họ vi mạch PROM (Progammable Read Only Memory) 34 2.2.2 Họ vi mạch FPLA ( Field Progammable Logic Array) 37 2.2.3 Họ vi mạch FPLS ( Field Programable Logic Sequencer) 39 2.2.4 Ho vi mạch FPGA ( Field Progammable Gate Array) 40 2.2.5 Ho vi mạch PAL (Programmable Array Logic) 41 2.2 Họ vi mạch GAL ( Generic Array Logic) 42 2.2 Họ vi mạch PEEL (Progammable Electrially Erasable Logic) 43 2.2.8 Họ vi mạch EPLD (Erasable PLD) 43 2.2.9 Họ vi mạch PML ( Programmable Macro Logic) 45 2.2.10 Họ vi mạch ERASIC(Erasable Programmable Application Specific IC) 46 2.2.11 Họ vi mạch LCA (Logic Cell Array) 46 CHơNG 48 Ngôn ngữ mô tả phần cứng VHDL 48 3.1 Mở đầu 48 3.1.1 Giới thiệu 48 2.1.2 Các thuật ngữ VHDL 51 3.2 Cấu trúc chơng trình VHDL 52 3.3 Các đơn vị thiết kế VHDL 53 3.3.1.Gói (Package) 54 3.3.2 Thực thể (Entity) 55 3.3.3 Kiến trúc (Architecture) 56 3.3.3.1 Mô tả kiến trúc theo mô hình hoạt động 57 3.3.3.2.Mô tả kiến trúc theo mô hình cấu trúc 58 3.3.4 Cấu hình (Configuration) 58 3.4 Các kiểu liệu VHDL 59 3.4.1 Các đối tợng liệu 60 3.4.1.1 Tín hiệu 60 3.4.1.2 Biến 61 3.4.1.3 Hằng 61 3.4.2 Các kiểu liệu 61 3.5 Toán tử biểu thức 62 3.5.2 Các toán hạng 63 3.6 Các lệnh VHDL 64 3.6.1.Câu lệnh gán biến 64 3.6.2.Câu lệnh gán tín hiệu 65 3.6.3 Câu lệnh if 65 3.6.4 Câu lệnh Case 66 3.6.5 Các lệnh vòng lặp 67 3.6.6 Câu lệnh Null 68 3.7 Các lệnh song song VHDL 69 3.7.1 Các trình Process 69 3.7.2 Các phép gán tín hiệu song song 70 3.7.3 Phép gán tín hiệu có điều kiện 72 3.7.4 Phép gán theo lựa chọn 73 3.7.5 Khối 74 3.7.6 Gọi chơng trình song song 76 CHơNG 78 Thiết kế modul thực hành cpld 78 sử dụng họ cpld XC9500 Xilinx 78 4.1 tổng quan họ cpld xc9500 78 4.1.1 Đặc điểm chung họ CPLD XC9500 78 4.1.2 Mô tả kiến trúc 78 4.2 Trình tự thiết kế cpld 81 4.3 Những công cụ sử dụng thiết kế CPLD 83 4.3.1 Phần mềm 83 4.3.2 Phần cứng 83 4.4 Thiết kế modul thực hành CPLD 85 4.4.1 Nhiệm vụ yêu cầu modul 85 4.4.2 Sơ đồ nguyên lý modul 85 4.5 Thiết kế số chơng trình VHDL chạy thử modul 87 4.5.1 Bộ đếm nhị phân thuận nghịch bit 87 4.5.2 Bộ đếm nhị phân bit 90 4.5.3 Bộ giải m 4-16 92 4.5.4 Bộ chốt bit 94 4.5.5 Mạch ngoại vi cho đồng hồ hiển thị số 96 Kết luận 101 Tài liệu tham khảo 103 Phụ lục 104 Sơ đồ chân chức chân CPLD XC 95108 104 Lời cam đoan Tôi xin cam đoan luận văn kết nghiên cứu thân dới hớng dẫn TS Đặng Văn Chuyết Nếu có sai phạm, xin hoàn toàn chịu trách nhiệm Ngời làm cam đoan: Vũ Thị Thu Hơng Mục lục Trang Lời cam đoan Mục lục DANH mục CáC Từ VIếT TắT DANH mục hình vẽ DANH Mục CáC BảNG Dữ LIệU Mở đầu 10 CHơNG 12 Tổng quan Công nghệ asic 12 1.1 Sự đời công nghệ AsiC 12 1.2 Các hớng tiếp cận thiết kế ASIC .13 1.2.1 Các công nghệ lập trình thiết kế ASIC 13 1.2.2 Đầu vào thiết kế ASIC 14 1.2.3 Thiết kế vật lý 16 1.2.4 Các công cu CAD 17 1.3 Các Công cụ thiết kế phát triển ASIC 18 1.3.1 Tổng quan trình thiết kế công cụ thiết kế 18 1.3.2 Giới thiệu công cụ sản phẩm số h ng chuyên ASIC 21 1.3.2.1 Giới thiệu h ng Xilinx 21 1.3.2.2 Giới thiệu h ng Actel 22 1.3.2.3 Giới thiệu h ng Altera 23 1.4 Tổng hợp Logic 24 CHơNG 27 Thiết Bị logic lập trình đợc công nghệ cpld 27 2.1 Lịch sử phát triển vi mạch số lập trình 27 2.2 Cấu trúc họ vi mạch lập trình (pld) 34 2.2.1.Họ vi mạch PROM (Progammable Read Only Memory) 35 2.2.2 Họ vi mạch FPLA ( Field Progammable Logic Array) 37 2.2.3 Họ vi mạch FPLS ( Field Programable Logic Sequencer) 40 2.2.4 Ho vi mạch FPGA ( Field Progammable Gate Array) 41 2.2.5 Ho vi mạch PAL (Programmable Array Logic) 42 2.2 Họ vi mạch GAL ( Generic Array Logic) 42 2.2 Họ vi mạch PEEL (Progammable Electrially Erasable Logic) 44 2.2.8 Họ vi mạch EPLD (Erasable PLD) 44 2.2.9 Họ vi mạch PML ( Programmable Macro Logic) 46 2.2.10 Họ vi mạch ERASIC(Erasable Programmable Application Specific IC) 47 2.2.11 Họ vi mạch LCA (Logic Cell Array) 47 CHơNG 48 Ngôn ngữ mô tả phần cứng VHDL 48 3.1 Mở đầu 48 3.1.1 Giới thiệu 48 2.1.2 Các thuật ngữ VHDL 51 3.2 Cấu trúc chơng trình VHDL .53 3.3 Các đơn vị thiết kế VHDL .54 3.3.1.Gói (Package) 54 3.3.2 Thực thể (Entity) 56 3.3.3 Kiến trúc (Architecture) 57 3.3.3.1 Mô tả kiến trúc theo mô hình hoạt động 58 3.3.3.2.Mô tả kiến trúc theo mô hình cấu trúc 58 3.3.4 Cấu hình (Configuration) 59 3.4 Các kiểu liệu VHDL 60 3.4.1 Các đối tợng liệu 60 3.4.1.1 Tín hiệu 60 3.4.1.2 Biến 61 3.4.1.3 Hằng 62 3.4.2 Các kiểu liệu 62 3.5 Toán tử biểu thức 63 3.5.2 Các toán hạng 64 3.6 Các lệnh VHDL 65 3.6.1.Câu lệnh gán biến 65 3.6.2.Câu lệnh gán tín hiệu 66 3.6.3 Câu lệnh if 66 3.6.4 Câu lệnh Case 67 3.6.5 Các lệnh vòng lặp 68 3.6.6 Câu lệnh Null 69 3.7 Các lệnh song song VHDL 70 3.7.1 Các trình Process 70 3.7.2 Các phép gán tín hiệu song song 71 3.7.3 Phép gán tín hiệu có điều kiện 72 3.7.4 Phép gán theo lựa chọn 74 3.7.5 Khối 75 3.7.6 Gọi chơng trình song song 77 CHơNG 79 Thiết kế modul thực hành cpld 79 sử dụng họ cpld XC9500 Xilinx 79 4.1 tổng quan họ cpld xc9500 79 4.1.1 Đặc điểm chung họ CPLD XC9500 79 4.1.2 Mô tả kiến trúc 79 4.2 Trình tự thiết kế cpld 82 4.3 Những công cụ sử dụng thiết kế CPLD 84 4.3.1 Phần mềm 84 4.3.2 Phần cứng 84 4.4 Thiết kế modul thực hành CPLD .86 4.4.1 Nhiệm vụ yêu cầu modul 86 4.4.2 Sơ đồ nguyên lý modul 86 4.5 Thiết kế số chơng trình VHDL chạy thử modul 88 4.5.1 Bộ đếm nhị phân thuận nghịch bit 88 4.5.2 Bộ đếm nhị phân bit 91 4.5.3 Bộ giải m 4-16 93 4.5.4 Bộ chốt bit 96 4.5.5 Mạch ngoại vi cho đồng hồ hiển thị số 97 Kết luận 102 Tài liệu tham khảo 104 Phụ lục 105 Sơ đồ chân chức chân CPLD XC 95108 105 DANH mục CáC Từ VIếT TắT STT Ch vit tt Ting Anh IC Integrated Circuit ASIC Application Specific Integrated Circuit CPLD Complex Programmable Logic Devices FPGA Field Programmable Gate Array VHSIC Very High Speed IC VHDL VHSIC Hardware Description Languages CICC Custom Integrated Circuit Conference CBICs Cell Based ICs PLD Programmable Logic Devices 10 ASSPs Application Specific Standard Product 11 CAD Computer Aided Design 12 CDL Computer Design Language 13 CONLAN Consensus Language 14 IDL Interactive Design Language 15 ISPS Intruction Set Proccessor Specification 16 TEGÂS Test generation and Simulation 17 IDE Integrated Design Environment 18 PAL Programmable Array Logic 19 HAL Hard Array Logic 20 FPLS Field Programmable Logic Sequencer 21 AMAZE Automated Map and Zap Equations 22 ABEL Advanced Boolean Expression Language 23 IFL Intergrated Fuse Logic 24 CUPL Universal Compiler for Programmable 25 LCA Logic Call Array 26 PROM Progammable Read Only Memory 27 GAL Generic Array Logic 28 FPLA Field Progammable Logic Array 29 PEEL Progammable Electrially Erasable Logic 30 EPLD Erasable PLD 31 PML Programmable Macro Logic 32 FPLS Field Programable Logic Sequencer 33 ERASIC Erasable Programmable Application Specific IC 34 LCA Logic Cell Array 35 JTAG Join Test Action Group 94 0 0 0000000000000001 0 0000000000000010 0 0000000000000100 0 1 0000000000001000 0 0000000000010000 1 0000000000100000 1 0000000001000000 1 0000000010000000 0 0000000100000000 0 0000001000000000 1 0000010000000000 1 0000100000000000 1 0 0001000000000000 1 0010000000000000 1 0100000000000000 1 1 1000000000000000 - Chơng trình điều khiển: ********************************************************************* library ieee; Defines std_logic types use ieee.std_logic_1164.all; entity Decoder2 is ort ( A, B, C, D : in std_logic; Defines ports Q : out std_logic_vector(15 downto 0)); 95 end Decoder2; architecture Decoder2_arch of Decoder2 is Signal IN_DATA : std_logic_vector(3 downto 0); Defines internal signals begin IN_DATA Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q