Tổng hợp logic cung cấp một liên kết giữa HDL và netlist t−ơng tự nh− cách một trình biên dịch C cung cấp liên kết giữa mN nguồn C và ngôn ngữ máỵ Tuy nhiên, việc so sánh nh− trên chỉ mang tính chất t−ơng đốị C đ−ợc phát triển để sử dụng các trình biên dịch, còn HDL thì không đ−ợc phát triển để sử dụng với các công cụ tổng hợp logic. Verilog thì đ−ợc thiết kế nh− một ngôn ngữ mô phỏng còn VHDL thì đ−ợc thiết kế nh− một ngôn ngữ mô tả và dữ liệụ Cả Verilog và VHDL đều đ−ợc phát triển từ đầu thập niên 80, tr−ớc khi nó đ−ợc giới thiệu nh− một phần mềm th−ơng mại dùng để tổng hợp logic. Do vậy, các ngôn ngữ HDL đó hiện nay đ−ợc sử dụng vào mục đích không phải nh− đúng ý đồ ban đầu, nên hiện trạng của nó trong tổng hợp logic gần giống nh− các bộ biên dịch ngôn ngữ máy tính. Do vậy, tổng hợp logic buộc ng−ời thiết kế phải sử dụng một tập con của cả Verilog và VHDL. Hiện nay, VHDL sử dụng rộng rNi chủ yếu ở châu Âu, còn Verilog đ−ợc dùng chính ở Mỹ và Nhật. Việc này làm cho tổng hợp
logic là một vấn đề rất khó. Hiện trạng của các phần mềm tổng hợp giống nh− việc một ng−ời học ngoại ngữ nh−ng 5 năm sau mới sử dụng đến.
Khi nói đến công cụ tổng hợp logic sử dụng HDL, ng−ời ta th−ờng nghĩ nó liên quan đến phần cứng hơn là việc tổng hợp logic sẽ thực hiện trên netlist. Theo đánh giá của các chuyên gia “ASIC học” thì phải 5 năm nữa chúng ta mới hoàn thiện đ−ợc qúa trình tổng hợp logic nh− mong muốn.
Ng−ời thiết kế sử dụng đầu vào thiết kế dạng text hoặc đồ họa để tạo ra mô hình hoạt động HDL không bao gồm bất kỳ tham chiếu nào đến các phần tử logic. Các sơ đồ trạng thái, các mô tả đ−ờng dẫn dữ liệu đồ hoạ, các bảng sự thật, các mẫu RAM/ROM và các giản đồ mức cổng (gate level) có thể sử dụng cùng với mô tả HDL. Mỗi khi hoàn thành một mô hình hoạt động HDL, hai thành phần yêu cầu phải xử lý là: một bộ tổng hợp logic (bao gồm phần mềm và tài liệu đi kèm) và một th− viện phần tử (bao gồm các phần tử logic chẳng hạn nh− cổng NAND, AND...) đ−ợc gọi là th− viện nguồn. Hầu hết các công ty phần mềm tổng hợp chỉ cung cấp phần mềm. Còn hầu hết các nhà cung cấp ASIC thì chỉ cung cấp các th− viện phần tử.
Mô hình hoạt động đ−ợc mô phỏng để kiểm tra việc thiết kế theo tham số kỹ thuật còn sau đó bộ tổng hợp logic sẽ đ−ợc sử dụng để tạo ra một netlist, một mô hình cấu trúc chỉ chứa tham chiếu đến các phần tử logic. Hiện nay, không có khuôn dạng tiêu chuẩn cho các netlist mà tổng hợp logic tạo ra, nh−ng phổ biến nhất hiện nay là khuôn dạng EDIF. Một vài công cụ tổng hợp logic cũng có thể tạo ra cấu trúc HDL (nh− Verilog và VHDL). Sau khi tổng hợp logic, bản thiết kế đ−ợc thực hiện mô phỏng lại để so sánh với việc mô phỏng hoạt động tr−ớc đó.
Việc xếp lớp đối với bất kỳ ASIC nào đều có thể đ−ợc tạo ra từ mô hình cấu trúc sinh ra thông qua quá trình tổng hợp logic.
Ch−ơng 2
Thiết Bị logic lập trình đ−ợc và công nghệ cpld