BÁO CÁO THỰC TẬP TỐT NGHIỆP: THIẾT KẾ MÔ HÌNH THỰC HÀNH VI MẠCH SỐ LẬP TRÌNH

NỘI DUNG THIẾT KẾ MÔ HÌNH THỰC HÀNH VI MẠCH SỐ LẬP TRÌNH Chương 1 – TỔNG QUAN VỀ PHƯƠNG PHÁP THIẾT KẾ VI MẠCH SỬ DỤNG NGÔN NGỮ MÔ TẢ PHẦN CỨNG (HDL ) Chương 2 – TÌM HIỂU VỀ NGÔN NGỮ MÔ TẢ PHẦN CỨNG VHDL Chương 3 – TÌM HIỂU TỔNG QUAN VỀ FPGA Chương 4 – THIẾT KẾ MÔ HÌNH THỰC HÀNH VI MẠCH SỐ LẬP TRÌNH FPGA

1 Bỏo cỏo thc tt nghip GVHD : o Th Phng Mai B CễNG THNG Cng Hũa xó hi ch ngha vit nam TRNG HCN H NI c lp t hnh phỳc o0o -BO CO THC TP TT NGHIP Sinh viờn : PHM S LI Lp :C T5-K13. Khoa, Trung tõm: IN T Giỏo viờn hng dn : O TH PHNG MAI NI DUNG THIT K Mễ HèNH THC HNH VI MCH S LP TRèNH Chng TNG QUAN V PHNG PHP THIT K VI MCH S DNG NGễN NG Mễ T PHN CNG (HDL ) Chng TèM HIU V NGễN NG Mễ T PHN CNG VHDL Chng TèM HIU TNG QUAN V FPGA Chng THIT K Mễ HèNH THC HNH VI MCH S LP TRèNH FPGA Ngy giao ti : 10/02/2014 Ngy hon thnh :29/03/2014. LI NểI U Thit k vi mch s lp trỡnh l mụn hc k tip ca chng trỡnh in t s Ni dung chớnh ca chng trỡnh mụn hc trung vo hai kin thc chớnh Th Phm S Li,C T5 K13 Bỏo cỏo thc tt nghip GVHD : o Th Phng Mai nht l bi toỏn thit k v mt chc nng cho cỏc s cú mt tớch hp ln c LSI, VLSI v ln hn Vn th hai l gii thiu cn bn v cỏc cụng ngh giỳp hin thc húa thit k chc nng thnh sn phm ng dng, ú trung chớnh vo cụng ngh FPGA, mt nn tng cụng ngh mi ó v ang phỏt trin rt mnh hin Khỏc vi bi toỏn tng hp v phõn tớch in t s ch yu l bi toỏn cho cỏc mch c SSI, MSI, cỏc bi toỏn õy cú hng ti cỏc ng dng c th thc tin vi quy mụ ln hn v buc phi s dng cỏc cụng c tr giỳp thit k trờn mỏy tớnh v ngụn ng thit k VHDL Chng trỡnh Thit k logic s nhm vo trang b kin thc c s ngnh cho tt c cỏc i tng sinh viờn thuc chuyờn ngnh k thut in t vin thụng, iu khin t ng Trc hc mụn ny cỏc sinh viờn ny phi hc qua cỏc mụn c s ngnh gm Cu kin in t, in t s, K thut Vi x lý ú hai mụn u l bt buc Thit k logic s l mt mụn hc mang tớnh thc hnh cao nờn cu trỳc chng trỡnh s dnh nhiu thi gian hn cho thc hnh thớ nghim cng nh bt buc sinh viờn kt thỳc mụn hc phi thc hin cỏc ỏn bi thit k c va v ln theo nhúm di dng Bi ln hoc ỏn mụn hc Kin thc v k nng ca sinh viờn s giỳp ớch rt ln cho cỏc bi toỏn chuyờn ngnh v ỏn tt nghip sau ny bi cỏc ng dng x lý s ang dn chim vai trũ quan trng cỏc h thng k thut Bờn cnh nhng cụng c truyn thng l Vi x lý, mỏy tớnh thỡ thit k phn cng trờn FPGA hoc trờn nn cỏc cụng ngh tng t ang l mt hng phỏt trin mang li hiu nng vt tri v kh nng ng dng thớch nghi tt hn Trong quỏ trỡnh thc hin ti em ó c gng rt nhiu ,song kin thc cũn hn ch nờn khụng th trỏnh nhng thiu sút Em rt mong nhn c nhng ý kin úng gúp, phờ bỡnh , hng dn ca cỏc Thy Cụ , bn bố ti c hon thin hn Em xin chõn thnh cỏm n s ng h nhit tỡnh ca lónh o Khoa in t,giỏo viờn hng dn cụ o Th Phng Mai ó giỳp em thc hin c bi thc tt nghip ny H Ni, ngy thỏng.nm 2011 Sinh viờn thc hin Phm S Li,C T5 K13 Bỏo cỏo thc tt nghip GVHD : o Th Phng Mai Chng : Tng quan v phng phỏp thit k vi mch s dng ngụn ng mụ t phn cng ( VHDL) Chng m u cú nhim v cung cp cho ngi hc nhng kin thc, khỏi nim c bn v thit k cỏc s, ú cú nhng kin thc c nhc li vi nhng b xung phự hp vi mc ớch mụn hc Ngi hc c gii thiu qua v cỏch thc thit lm vic vi tớn hiu s c thit k ch to, phõn loi cỏc dng vi mch s v cỏc tham s c bn cn quan tõm thit k hay lm vic vi vi mch s Chng ny cng gii thiu qua v s phỏt trin ca mt lp cỏc IC kh trỡnh phn cng t PROM cho ti FPGA Mc ớch ca phn ny giỳp cho ngi hc cú mt cỏi nhỡn tng quan v lch s ca thit k logic s trc trung vo cỏc kin thc chớnh cỏc chng sau l ngụn ng mụ t phn cng VHDL v cụng ngh FPGA I Cỏc khỏi nim chung 1.1 Transitor L linh kin bỏn dn cú kh nng lm vic nh mt cụng tc bt tt hoc dựng khuch i tớn hiu Transitor l phn t c bn ca mi vi mch s tớch hp, t cỏc cng logic n gin AND, OR, NOT n cỏc loi phc nh cỏc mch iu khin ngoi vi, vi iu khin, vi x lý Transitor c lm t vt liu bỏn dn (sermiconductor), l vt liu va cú kh nng dn in va cú kh nng lm vic nh nhng vt liu cỏch in, kh nng ny thay i tựy theo kớch thớch t bờn ngoi nh nhit , ỏnh sỏng, trng in t, dũng in Cht bỏn dn dựng cu to transitor thng l Germany (Ge) hoc Silicon (Si) c kớch mt lng nh Photpho(P) hoc Boron (B) vi mc ớch tng mt electron (kiu N) t hoc tng mt l trng (kiu P) tng ng tinh th bỏn dn Cu trỳc nguyờn lý ca cỏc dng transitor c trỡnh by hỡnh di õy: Hỡnh 1-1 Cu trỳc transitor lng cc BJTS, n cc FETs, diode Transitor lng cc BJT (Bipolar Junction Transitor) s dng nhiu thp k 80s, c im ca BJT l tc chuyn mch nhanh nhng nhc im l mc tiờu th nng lng ln c trng thỏi ngh v chim nhiu din tớch Sau ú BJTs dn c thay th Phm S Li,C T5 K13 Bỏo cỏo thc tt nghip GVHD : o Th Phng Mai bng transitor n cc FETs(Field Effect Transitors) lm vic trờn hiu ng trng v kờnh dn ch dựng mt loi bỏn dn loi p hoc n MOSFETs (Metal-oxidesermiconductor Field-Effect-Transitors) l transitor FETs nhng dựng cc Cng metal (v sau lp metal c thay bng polysilicon) ph trờn mt lp oxide cỏch in v lp ny ph trờn vt liu bỏn dn, tựy theo loi vt liu bỏn dn m transitor ny cú tờn gi l NMOS (kờnh dn n) v PMOS (kờnh dn p) CMOS (Complementary-Symmetry Metal-Oxide Sermiconductor) l transitor to thnh t vic ghộp cp bự PMOS v NMOS, cú nhiu u im so vi cỏc dũng transitor c nh hiu in th lm vic thp, chng nhiu cao, tiờu tn ớt nng lng v cho phộp tớch hp IC s vi mt cao CMOS l cụng ngh transitor c s dng rng rói nht hin 1.2 Vi mch s Vi mch s tớch hp Cũn c gi l IC Intergrated Circuits, chip, l cu trỳc mch in c thu nh bng cỏch tớch hp ch yu t cỏc transitor vi mt cao, ngoi cũn cú th cú cỏc linh kin in th ng khỏc trờn mt bỏn dn mng Cỏc vi mch tớch hp u cú mt s lng tớn hiu u vo v u thc hin mt chc nng c th no ú Trong khuụn kh giỏo trỡnh ny ch yu nghiờn cu v vi IC s, tc l dng IC ch lm vic vi cỏc tớn hiu s Hỡnh 1-2: a) Mụ hỡnh Vi mch s tớch hp b) -Vi mch tớch hp thc t Vi mch tớch hp i t nhng nm 1960s v c ng dng rng rói thc t, ó v ang to cuc cỏch mng lnh vc in t Vớ d v vi mch tớch hp nh cỏc IC a dng (general purposes IC) h 7400, 4000, cỏc dũng vi x lý 80x86 dựng mỏy vi tớnh, chớp x lý dựng cho in thoi di ng, mỏy nh k thut s, cỏc vi iu khin dựng cỏc thit b dõn dng, ti vi, mỏy git, lũ vi súng Cỏc vi mch ny cú mt tớch hp t hng vi chc n hng trm triu, v hin ó n hng t transitor mt ming bỏn dn cú kớch thc xp x kớch thc ng xu Mt tớch hp c nh ngha l tng s nhng phn t tớch cc (transitor hoc cng logic) cha trờn mt n v din tớch ca tinh th bỏn dn Theo mt tớch hp chia cỏc loi vi mch sau: - Vi mch c nh SSI (Small scale integration), cú hng chc transitor mt vi mch - Vi mch c va MSI (Medium scale integration), cú hng trm transitor mt vi mch - Vi mch c ln LSI (Large scale integration), cú hng ngn n hng chc ngn transitor mt vi mch - Vi mch cc ln VLSI (Very large scale integration), cú hng vn, hng triu, hng chc triu transitor v ln hn mt vi Phm S Li,C T5 K13 Bỏo cỏo thc tt nghip GVHD : o Th Phng Mai mch, ti thi im hin ó xut hin nhng vi mch cú tớch hp n hng t transitor - Vi mch siờu ln ULSI (Ultra large scale intergration), vi mch cú tớch hp vi mc hng triu transitor tr lờn - WSI (Wafer-scale-Intergration) l gii phỏp tớch hp nhiu vi mch chc nng trờn mt tm silicon (wafer) tng hiu sut cng nh gim giỏ thnh sn phm, vớ d h vi x lý nhiu nhõn c tớch hp bng WSI - SoC (System-on-a-Chip) Khỏi nim ch mt h tớnh toỏn, x lý m tt c cỏc chc nng s v c tng t c thit k tớch hp vo mt chip n Trong khuụn kh chng trỡnh ny s dnh thi lng chớnh cho vic nghiờn cu c bn v cụng ngh, phng phỏp, quỏ trỡnh thit k cỏc vi mch c LSI, VLSI 1.3 Cng logic Cng logic hay logic gate l cu trỳc mch in (s hỡnh ) c lp rỏp t cỏc linh kin in t thc hin chc nng ca cỏc hm logic c bn y = f(xn, xn1, , x1, x0) Trong ú cỏc tớn hiu vo xn-1, xn-2, , x1, x0 ca mch tng ng vi cỏc bin logic xn-1, xn-2, , x1, x0 ca hm Tớn hiu y ca mch tng ng vi hm logic y Vi cỏc cng c bn thng giỏ tr n Giỏ tr ca cỏc tớn hiu vo v ch cú hai mc l mc thp (Low - L) v mc cao (High - H) tng ng vi vi hai giỏ tr v ca cỏc bin logic v hm logic Vớ d: Mt cng NOT loi CMOS (hỡnh 1.4) tng ng hm NOT hai bin Q = not A 1.4 Mch in cng NOT Trờn s d nhn thy rng, ch A cú mc tớch cc cao thỡ transitor trờn úng cũn transitor di m, Q cú mc tớch cc thp, A cú mc tớch cc thp thỡ transitor trờn m v di úng nờn Q cú mc tớch cc cao, nh vy mch in vi s trờn thc hiờn vai trũ ca cng NOT Cỏc mch logic u c biu din bng cỏc h hm logic v ú cú th phỏt biu l: Mi mch logic u cú th xõy dng t cỏc cng logic c bn i vi cỏc cng logic c bn ú thỡ cú hai tham s thi gian c bn: Phm S Li,C T5 K13 Bỏo cỏo thc tt nghip GVHD : o Th Phng Mai -Tham s thi gian ca cng NOT Thi gian tr lan truyn Tpd (Propagation delay) l thi gian ti thiu k t thi im bt u xy s thay i t u vo X cho ti s thay i ny to ra thay i xỏc nh ti u Y, hay núi mt cỏch khỏc cho ti u Y n nh giỏ tr -Tcd (Contamination delay) l khong thi gian k t thi im xut hin s thay i ca u vo X cho ti u Y bt u xy s mt n nh Sau giai on mt n nh hay cũn gi l giai on chuyn tip tớn hiu ti u s thit lp trng thỏi xỏc nh vng bn Nh vy Tpd > Tcd v nhc n tr ca cng thỡ l ch ti giỏ tr Tpd 1.4 Phn t nh 1.4.1 D-Latch v D flip-flop Latch v Flip-Flop l cỏc phn t nh quan trng thit k VLSI, s cu to chi tit v mụ t ó c trỡnh by k phn K thut s phn ny ch nhc li nhng tớnh cht c bn nht ca cỏc Flip-Flop v b xung thờm cỏc tham s thi gian thc ca cỏc phn t ny Bng 1-1 D-Flip flop v D-latch D-flip flop D-latch D-Latch l phn t nh lm vic theo mc xung, c th tớn hiu Clock bng thỡ giỏ tr Q u bng giỏ tr u vo, tớn hiu Clock = thỡ giỏ tr u khụng i Núi mt cỏch khỏc D-latch lm vic nh mt ca úng m gia tớn hiu Q v D tng ng vi mc in ỏp ca xung Clock D-flip-flop l phn t nh lm vic theo sn xung, cú hai dng sn l sn lờn (rising edge) xung thay i t 0->1 v sn xung (falling edge) xung thay i t 1->0 Khi khụng cú yờu cu gỡ c bit thỡ Flip-flop lm vic vi sn xung lờn thng c s dng Khỏc vi D-latch giỏ tr Phm S Li,C T5 K13 Bỏo cỏo thc tt nghip GVHD : o Th Phng Mai u ca Flip- Flop ch thay vo thi im sn xung Vi cỏch lm vic nh vy giỏ tr u s khụng thay i sut thi gian mt chu k xung nhp dự cho tớn hiu u vo thay i D Flip-flop rt hay c dựng mch cú nh vỡ vy ụi núi n phn t nh thng ngm hiu l D Flip-flop Hỡnh 1-6 th thi gian ca D Flip-flop v D Latch i vi D-flip-flop v D-latch nh thỡ cú hai tham s thi gian ht sc quan trng l Tsetup, v Thold õy l tham s thi gian i vi d liu u vo cng Din m bo vic truyn d liu sang cng Qout l chớnh xỏc, c th i vi Flip-flop Tsetup: l khong thi gian cn thit cn gi n nh u vo trc sn tớch cc ca xung nhp Clock Thold: L khong thi gian ti thiu cn gi n nh d liu u vo sau sn tớch cc ca xung nhp Clock Hỡnh 1-7 Tham s thi gian ca D-Flip-Flop 1.4.2 Cỏc flip-flop khỏc - RS Flip-flop: Phm S Li,C T5 K13 Bỏo cỏo thc tt nghip GVHD : o Th Phng Mai Bng 1-2 RS Flip-flop cú u vo l hai tớn hiu Reset v Set Set =1 thỡ tớn hiu u nhn giỏ tr khụng ph giỏ tr hin ti Q, Reset =1 thỡ u Q = khụng ph thuc giỏ tr hin ti Q i vi RS-flipflop khụng ng b thỡ giỏ tr Q thay i ph thuc R/S tc thỡ, cũn i vi RS flip-flop ng b thỡ tớn hiu Q ch thay i ti thi im sn xung Clock Trng thỏi R= 1, S= l trng thỏi cm vỡ khớ ú u nhn giỏ tr khụng xỏc nh, thc cht s xy s thay quỏ trỡnh chy ua hay t dao ng giỏ tr Q t n v ngc li vi chu k bng tr chuyn mch ca flipflop - JK-flip-flop Bng 1-3 0 Qprev 1 1 NOT Qprev Theo bng chõn lý JK-flip flip hot ng khỏ linh hot thc hin chc nng ging nh D-flip flop hoc RS flip-flop, trng thỏi khớ J=0, K=1 l Reset, J=1, K=0 l Set Tuy khụng cú u vo d liu D nhng JK flipflop lm vic nh mt D-flip flip thỡ tớn hiu D ni vi J cũn K cho nhn giỏ tr i ca J - T- flip-flop Bng 1-4 T Flip-flop T Q Qnext 0 0 1 1 1 Phm S Li,C T5 K13 Bỏo cỏo thc tt nghip GVHD : o Th Phng Mai Khi T bng thỡ giỏ tr Qnextbng o ca giỏ tr trc Qprev T = thỡ giỏ tr u khụng thay i 1.5 Mch logic t hp Mch logic t hp (Combinational logic circuit) l mch m giỏ tr t hp tớn hiu ti mt thi im ch ph thuc vo giỏ tr t hp tớn hiu vo ti thi im ú Hiu mt cỏch khỏc mch t hp khụng cú trng thỏi, khụng cha cỏc phn t nh m ch cha cỏc phn t thc hin logic chc nng nh AND, OR, NOT i vi mch t hp tham s thi gian tr Tdelay l khong thi gian ln nht k t thi im xỏc nh tt c cỏc giỏ tr u vo cho ti thi im tt c cỏc kt qu u tr nờn n nh Trờn thc t vi vi mch tớch hp vic thi gian tr rt nh nờn vic tỡm tham s tr ca mch c thc hin bng cỏch lit kờ tt c cỏc ng bin i tớn hiu cú th t tt c cỏc u vo ti tt c u sau ú da trờn thụng s v thi gian ca cỏc cng v tr ng truyn cú th tớnh c tr ca cỏc ng truyn ny v tỡm ng truyn cú tr ln nht, giỏ tr ú chớnh l Tdelay Hỡnh 1-8 tr ca mch t hp Minh cho tr mch t hp nh hỡnh 1-8 V lý thuyt xỏc nh tr ca mch cn lit kờ tt c cỏc ng tớn hiu t u vo In1, In2, In3, In4 n u Out1, Out2 i vi mi cp u u vo tn ti nhiu ng truyn khỏc vỡ vy tng s lng cỏc ng truyn ny thng rt ln Chớnh vỡ th i vi nhng mch t hp ln thỡ vic xỏc nh tr u phi thc hin bng s h tr ca mỏy tớnh Vớ d xỏc nh tr ca hai ng truyn v trờn hỡnh v: ng ln lt i qua cỏc cng NOT, AND_4, NOR, AND_3, OR ng ln lt i qua cng NOT, AND, OR_4, AND_4, OR_4 tr ca cỏc ng truyn ny tớnh bng tr ca cỏc cng nú i qua cng vi tr dõy dn (TWrite) T1 = TNOT + TAND_4 + TNOR + TAND_3 + T AND_3 + TWire1 (1.1) T2 = TNOT + TAND + TOR_4 + TAND_4 + T OR_4 + TWire2 (1.2) Do tr ca cng nhiu u vo ln hn tr ca cng ớt u vo nờn mc dự s cng i qua trờn ng truyn nh nhng ng truyn s cú tr ln hn ng Cỏc ng truyn cú tr ln nht c gi l Critical paths Cỏc ng truyn ny cn c bit quan tõm quỏ trỡnh ti u húa tr ca mch Phm S Li,C T5 K13 10 Bỏo cỏo thc tt nghip GVHD : o Th Phng Mai 1.6 Mch logic tun t Mch logic dóy (Sequential logic circuits) cũn c gi l mch logic tun t l mch s m tớn hiu ti mt thi im khụng nhng ph thuc vo t hp tớn hiu u vo ti thi im ú m cũn ph thuc vo tớn hiu vo ti cỏc thi im trc ú Hiu mt cỏch khỏc mch dóy ngoi cỏc phn t t hp cú cha cỏc phn t nh v nú lu tr ln hn mt trng thỏi ca mch Tham s thi gian ca mch tun t c tớnh khỏc vi mch t hp, s khỏc bit ú cú quan h mt thit vi c im ca tớn hiu ng b Clock Vớ d vi mt mch tun t in hỡnh di õy Mch to t hai lp ghi s dng Flip-flop A v B, trc gia v sau ghi l ba logic t hp Combinational logic 1, 2, 3, cỏc tham s thi gian c th nh sau: Td1, Td2, Td3 L thi gian tr tng ng ca mch t hp 1, 2, Tsa, Tsb l thi gian thit lp (Tsetup) ca hai Flipflop A, B tng ng Tclk-q l khong thi gian cn thit d liu ti u Q xỏc nh sau thi im kớch hot ca sn Clock Hỡnh 1-9 Tham s thi gian ca mch tun t i vi mch ng b thỡ s l lý tng nu nh im kớch hot (sn lờn hoc sn xung) ca xung nhp Clock ti cỏc Flipflop cựng mt thi im Tuy vy trờn thc t bao gi cng tn ti tr gia hai xung Clock n hai Flip-flop khỏc Tskew l tr ln nht ca xung nhp Clock n hai Flip-flop khỏc mch Thi gian chờnh lch ln nht gia tớn hiu xung nhp , thi gian tr ny sinh tr trờn ng truyn ca xung Clock t A n B Trờn thc t Tskew gia hai Flip-flop liờn tip cú giỏ tr rt so vi cỏc giỏ tr tr khỏc v cú th b qua, nhng i vi nhng mch c ln s lng Flip-flop nhiu hn v phõn b xa thỡ giỏ tr Tskew cú giỏ tr tng i ln Nhng tham s trờn cho phộp tớnh toỏn cỏc c trng thi gian ca mch tun t ú l: - Thi gian tr trc xung nhp Clock ti u vo Tinput_delay = Td1 + Tsa (1.3) - Thi gian tr sau xung nhp Clock ti u Toutput_delay = Td3 + Tclk_q (1.4) - Chu k ti thiu ca xung nhp Clock, hay l khong thi gian ti thiu m bo cho d liu mch c x lý v truyn ti gia hai lp ghi lien tip m khụng xy sai sút Nu xung nhp u vo cú chu k nh hn Tclk_min thỡ mch s khụng th hot ng theo thit k Tclk_min = Tclk-q + Td2 + Tsb + Tskew (1.5) - T ú tớnh c xung nhp ti a ca vi mch l Fmax = 1/ Tclk_min = 1/ ( Tclk-q + Td2 + Tsb + Tskew) 1.7 Cỏc phng phỏp th hin thit k Phm S Li,C T5 K13 130 Bỏo cỏo thc tt nghip GVHD : o Th Phng Mai STATE FRAME DETECTOR, trng thỏi nhn d liu (k c PARITY bit v STOP bit) - DATA_RECEIVING Trng thỏi ngh IDLE S chuyn trng thỏi nh sau: Hỡnh 4-56 Mỏy trng thỏi nhn thụng tin ni tip T trng thỏi IDLE s chuyn sang trng thỏi STATE FRAME DETECT nu nh ng truyn chuyn t mc xung mc 0, bt c bc chuyn ny ta s dng mt ghi gi chm tớn hiu Rx cú tờn l Rx_Reg, mỏy trng thỏi ghi nhn Rx chuyn xung mc nu Rx = v Rx_Reg = Khi ó chuyn sang trng thỏi STATE FRAME DETECT mỏy trng thỏi s ng b m mu, ti v trớ ly mu nu Rx bng thỡ kt lun õy chớnh l tớn hiu START v s chuyn sang trng thỏi nhn d liu RECEIVE DATA Theo lý thuyt trng thỏi ny chỳng ta s m ờn v ly mu im chớnh gia nhng vỡ xỏc nhn tớn hiu START ta xỏc nhn im gia CNT = v RESET b m mu ti im ny nờn im ly mu ca ta khụng phi v trớ CNT = na m i vi cỏc bit d liu ta s ly ti cỏc im CNT = 15 Trong trng thỏi nhn d liu thỡ b m bit cng lm vic, cú bit thụng tin c nhn b m ny cng thờm 1, ng thi mỏy trng thỏi cng s iu khin ghi dch nhn d liu RECEIVE_REG thụng qua tớn hiu SHIFT_ENABLE ghi ny dch qua trỏi mi ln bit, cỏc bit thụng tin c y dn vo ghi ny cho ti y Khi ó nhn thụng tin giỏ tr CNT_BIT = thỡ ton b thụng tin t RECEIVE_REG c ghi song song sang ghi d liu DATA_REG, mỏy trng thỏi chuyn v trng thỏi ngh v ch nhn d liu tip theo Mó thit k VHDL ca ny c ghộp t nh bao gm chia tn, m, ghi dch, ghi song song, Phm S Li,C T5 K13 131 Bỏo cỏo thc tt nghip GVHD : o Th Phng Mai mỏy trng thỏi fsm.vhd, v tng receiver.vhd Ni dung ca cỏc c lit kờ di õy: Khi chia tn clk_div.vhd: - LIBRARY ieee; USE ieee.Std_logic_1164.ALL; USE ieee.Std_logic_unsigned.ALL; - ENTITY clk_div IS std_logic_vector(7 downto 0) := "10101110"); clk16 : inout Std_logic); END DOWNTO 0); BEGIN begin PORT( clk_div; ARCHITECTURE rtl OF clk_div IS clk : in std_logic; - SIGNAL cnt_div : Std_logic_vector(7 Clock Dividing Functions if (Clk = '1' and Clk'event) then cnt_div