3 mô tả chức năng dsp56002

MÔ TẢ CHỨC NĂNG DSP56002 Chương đề cập đến chế độ đònh đòa cấu trúc xử lí DSP56002 Cấu trúc vi xử lí DSP56002 gồm ba đơn vò thực thi trung tâm: đơn vò thực thi liệu số học logic (ALU), đơn vò điều khiển chương trình, đơn vò cấp phát đòa Ba chế độ đònh đòa xử lí DSP56002: ghi trực tiếp, đặc biệt, ghi gián tiếp Đồng thời, chương mô tả mã lệnh để điều khiển chọn chế độ hoạt động cho Port DSP ghi DSP56002 A CẤU TRÚC CỦA DSP56002 I ĐƠN VỊ XỬ LÍ TRUNG TÂM(CPU) Các tuyến: Cấu trúc nội đa tuyến xử lí DSP56002 gồm tuyến liệu chiều 24-bit, hai tuyến đòa hướng 16-bit tuyến đòa hai hướng 16-bit a./ Tuyến liệu: Các tuyến liệu bao gồm: XDB , YDB , PDB , GDB Trong XDB YDB truyền liệu ALU liệu với nhớ X Y tương ứng Một số lệnh XDB YDB kết nối với tạo thành tuyến 48-bit PDB truyền từ lệnh GDB đảm trách liệu khác truyền liệu xuất nhập (I/O) đến từ thiết bò ngoại vi b./ Các tuyến đòa chỉ: Các tuyến đòa bao gồm: XAB, YAB PAB XAB YAB cung cấp đòa liệu trỏ đến vò trí xác đònh nhớ liệu nội X,Y tương ứng PAB cung cấp đòa liệu trỏ đến vò trí nhớ xác đònh nhớ chương trình nội Các khoảng nhớ đònh đòa chiều 16-bit SVTH:Huỳnh Quốc Trâm 3-11 lái dồn kênh ba ngỏ nhập để chọn XAB, YAB PAB Các đơn vò thực thi: DSP56002 gồm ba đơn vò thực thi ALU liệu, PCU AGU Cổng mở rộng nhớ: (cổng A ) Cổng mở rộng nhớ bao gồm tuyến đòa 16-bit, tuyến liệu hai chiều 24-bit tín hiệu điều khiển Nó dùng để giao tiếp với xử lí DSP56002 để mở rộng nhớ hay thiết bò ngoại vi Những thiết bò ngoại vi gồm RAM tónh tốc độ cao, thiết bò nhớ thấp hơn, DSP khác MPU khác cấu hình chủ/tớ OnCE: Nó cho phép người sử dụng tạo ảnh hưởng qua lại CPU DSP56002 ngoại vi khác để kiểm tra ghi, nhớ hay ngoại vi chip Nó cung cấp truy xuất đơn giản, tiêu phí tốc độ độc lập ghi nội cho việc phát triển hệ thống sửa lỗi có tính kinh tế cao Vòng giữ pha (PLL) dựa xung clock: Vòng giữ pha cho phép DSP56002 sử dụng nguồn xung clock ngoại việc xử lí nhiều tốc độ cung cấp xung clock đồng hoá xung clock nội PLL thực việc nhân tần số, loại bỏ tính bất đối xứng chia nhỏ công suất II VÙNG MỞ RỘNG Các nhớ nội: Bộ xử lí DSP56002 có nhớ on-chip: RAM liệu X, ROM liệu X, RAM liệu Y, ROM liệu Y, RAM nhớ chương trình ROM bootstrap(tự khởi động) RAM liệu X Y hai nhớ nội 24-bit chiếm giữ 256 ô nhớ vò trí thấp khoảng đòa X Y tương ứng ROM liệu X Y hai nhớ nội 24-bit cho phép OMR, chiếm giữ 256 vò trí ô nhớ thấp khoảng đòa nhớ RAM chương trình P chứa câu lệnh, số bảng liệu cố đònh thời gian biên dòch Các vò trí ô nhớ không sử dụng dùng lưu trữ liệu tạm thời ROM bootstrap ROM có 64 ô nhớ lập trình 24-bit sử dụng chế độ bootstrap Ngoài lập trình để thực phép bootstrap từ cổng mở rộng nhớ, từ giao tiếp chủ hay từ giao tiếp bất đồng nối tiếp (SCI) Các ngoại vi on-chip: Các ngoại vi DSP56002 bao gồm: giao tiếp chủ song song phương pháp DMA, port giao tiếp nối tiếp đồng (SSI), port giao tiếp nối tiếp bất đồng (SCI), port xuất /nhập lập trình Bộ đònh thời / Đếm kiện: SVTH:Huỳnh Quốc Trâm 3-12 Bộ đònh thời sử dụng nguồn xung clock nội hay ngoại, ngắt xử lí sau số kiện (xung clock) tác động người lập trình, hay phát tín hiệu đến thiết bò ngoại vi sau đếm xong số kiện bên B ĐƠN VỊ THỰC THI ALU DỮ LIỆU: Đơn vò thực thi ALU liệu thực phép toán số học logic toán hạng liệu Các thành phần quan trọng ALU liệu bao gồm ghi liệu, đơn vò nhân tích luỹ / logic song song(MAC ), dòch ghi tích lũy, đơn vò thao tác bit hai dòch / giới hạn Tuyến liệu X Tuyến liệu Y 24 24 X0 X1 Y0 Y1 24 24 Dồn kênh Thanh ghi tích lũy Làm tròn đơn vò logic 56 56 56 A(56) Bộ Dòch 24 24 B(56) 56 56 Bộ Dòch/Giới Hạn BIỂU ĐỒ KHỐI ALU DỮ LIỆU SVTH:Huỳnh Quốc Trâm 3-13 I THANH GHI DỮ LIỆU: 1./Thanh ghi liệu nhập: X1,X0,Y1,Y0 ALU liệu có bốn ghi liệu nhập xử lí bốn ghi 24 bit độc lập X1, X0 , Y1 Y0 hay kết hợp thành hai ghi 48 bit X Y phát triển cách kết nối X1:X0, Y1:Y0 tương ứng X X1 23 Y Y1 X0 23 23 Y0 23 2./ Thanh ghi liệu tích lũy : A2 , A1 , A0 , B2 , B1 , B0 Sáu ghi liệu tích lũy A2, A1, A0, B2, B1, B0 hình thành nên hai ghi tích lũy 56 bit tạm thời A (A2 : A1: A0) B (B2 : B1: B0 ) Các ghi A1, A0 B1, B0 ghi 24 bit, ghi A2, B2 ghi bit Hai ghi gọi ghi mở rộng A * 23 A2 87 * 23 A1 23 B B2 87 A0 23 B1 23 B0 23 II ĐƠN VỊ MAC VÀ LOGIC: Đơn vò MAC LOGIC thực tất phép tính toán toán hạng xử lí DSP56002 cộng, trừ, AND, OR, XOR NOT Nó cho phép ba toán hạng nhập cho kết 56 bit chứa ghi tích lũy A B Biểu diễn liệu phân số bù 2: Đơn vò MAC logic sử dụng liệu phân số bù thuật giải DSP56002, phân số số mà độ lớn phải lớn hay nhỏ Sự làm tròn: Đơn vò MAC LOGIC làm tròn hội tụ phần thấp ghi tích lũy A0 B0 vào phần cao A1 B1 III BỘ DỊCH TÍCH LŨY: Bộ dòch tích lũy nhận ngõ nhập 56 bit xuất kết 56 bit Bộ dòch tích lũy dòch toán hạng liệu sang trái bit, sang phải bit hay không dòch IV BỘ DỊCH/GIỚI HẠN DỮ LIỆU: Bộ dòch/giới hạn liệu cung cấp chế độ hậu xử lí đặc biệt liệu truyền từ ghi tích lũy đến YDB hay XDB Mỗi dòch/giới hạn bao gồm dòch cho phép giới hạn SVTH:Huỳnh Quốc Trâm 3-14 Bộ dòch liệu: Mỗi dòch liệu có khả dòch toán hạng liệu sang trái, sang phải bit hay cho liệu qua mà không dòch Ngõ dòch liệu chạy qua giới hạn liệu tương ứng, giới hạn liệu có ngõ 24 bit ngõ tràn Các dòch điều khiển bit chế độ chia tỉ lệ (Scaling mode) S1 S0 ghi trạng thái (SR), với S1, S0 bit thứ 11 thứ 10 S1 S0 cho phép chia tỉ lệ động liệu cố đònh trỏ mà không cần phải thay đổi lệnh chương trình S1 0 S0 Chế độ chia tỉ lệ Không chia Chia xuống (dòch sang phải bit ) Chia lên (dòch sang trái bit) Bộ giới hạn: Mỗi giới hạn liệu có khả tự thực hiện, cần giải thuật bão hòa toán hạng liệu truyền từ ghi tích lũy đến XDB YDB Nếu nội dung ghi tích lũy nguồn hiển thò kích thước toán hạng đích mà không tràn giới hạn bò cấm toán hạng không thay đổi Còn ngược lại giới hạn thay giá trò liệu tới hạn có độ lớn cực đại có dấu giống dấu ghi tích lũy nguồn Phép giới hạn thực ngỏ xuất liệu tương ứng Giá trò ghi tích lũy nguồn không thay đổi Với hai dòch/giới hạn liệu kết hợp lại với để hình thành giới hạn 48 bit dành cho toán hạng từ dài(long word) BẢNG GIÁ TRỊ DỮ LIỆU ĐƯC GIỚI HẠN Đích Giá trò giới hạn (hex) Bộ nhớ tham Toán hạng Dấu XDB YDB Loại truy chiếu nguồn xuất X X:A + 7FFFFF Một từ X:B 800000 24 bit Y Y:A + 7FFFFF Một từ Y:B 800000 24 bit X Y X:A Y:A X:A Y:B X:B Y:A X:B Y:B L : AB L : BA SVTH:Huỳnh Quốc Trâm + + + - 7FFFFF 800000 7FFFFF 800000 7FFFFF 800000 7FFFFF 800000 7FFFFF 800000 7FFFFF 800000 Hai từ 24 bit 3-15 L ( X : Y) L:A L:B + - 7FFFFF 800000 FFFFFF 000000 Một từ dài 48 bit V ĐƠN VỊ THAO TÁC TRÊN BIT: Đơn vò thao tác bit thực phép toán bit toán hạng nhớ X hay Y C BỘ ĐIỀU KHIỂN CHƯƠNG TRÌNH: Bộ điều khiển chương trình đơn vò thực thi độc lập cung cấp lưu đồ điều khiển chương trình chuẩn mực đếm chương trình, ghi trạng thái hệ thống stack Nó bao gồm OMR , LA LC sẵn sàng để cung cấp cho lệnh vòng lặp DO, phần cứng xử lí DSP56002 • Thanh ghi đếm chương trình (PC): Là ghi 16 bit trỏ vò trí nhớ chương trình P từ lệnh, toán hạng liệu tức thời, toán hạng đòa tức thời • Thanh ghi trạng thái (SR): Là ghi 16 bit bao gồm ghi chế độ bit (MR), chiếm bit cao SR, ghi mã điều kiện (CCR) chiếm bit thấp SR MR chứa thông tin trạng thái hệ thống DSP56002 CCR đònh nghóa chế độ hành • Hệ thống Stack (SS): Là nhớ nội 32*15 tách biệt chứa đếm chương trình (PC ) ghi trạng thái (SR) cho phép gọi chương trình con, ngắt dài chương trình vòng lặp Ngoài chứa LA LC • Bộ đếm vòng lặp (LC): Là ghi 16 bit xác đònh tần số lặp lệnh DO hay lệnh REP • Đòa vòng lặp (LA): Là ghi 16 bit trỏ đến vò trí cuối từ lệnh vòng lặp DO • Thanh ghi chế độ xử lí (OMR) : Là ghi 24 bit đònh nghóa chế độ xử lí hành xử lí DSP56002 Chỉ có bit OMR đònh nghóa Nó đònh nghóa khác nhớ, đònh nghóa thủ tục khởi động MR  CCR LF DM T * S1 S0 I1 I0 S L E U N Z V C Thanh ghi trạng thái (SR) C : carry V : overflow ; cờ báo tràn Z : zero N : negative U : unnormalized E : extension L : limit S : scaling SVTH:Huỳnh Quốc Trâm 3-16 I1 , I0 : interrupt mask ; mặt nạ ngắt * : reserved T : trace mode DM : double precision multibly mode LF : loop flag ; cờ vòng lặp 23 16 15 Thanh ghi đòa vòng lặp (LA) * 23 16 15 Thanh ghi đếm vòng lặp(LC) * 23 16 15 Thanh ghi đếm chương trình(PC) * 23 * * SD * THANH GHI CHẾ ĐỘ XỬ LÝ(OMR) MC YD DE MB MA HỆ THỐNG STACK (SS) 31 16 15 High (SSH) CON TRỎ STACK UF SE P3 P2 P1 P0 Low (SSL) 15 BẢNG CÁC BIT CHẾ ĐỘ BỘ NHỚ XD Y D 0 1 1 BỘ NHỚ DỮ LIỆU Cấm ROM nội đòa chúng phần nhớ Cấm ROM liệu X nội nhớ Cấm ROM RAM liệu Y nội nhớ Cho phép ROM liệu X Y Cấm ROM RAM liệu nội nhớ Cho SVTH:Huỳnh Quốc Trâm 3-17 phép ROM liệu X BẢNG TÓM TẮT CÁC CHẾ ĐỘ XỬ LÍ CỦA DSP56002 Chế độ xử lí MC MB MA Mô tả 0 0 1 1 1 0 1 1 Chế độ đơn chip P:RAM cho phép, reset $0000 Bootstrap từ EEPROM,thoát chế độ Chế độ mở rộng chuẩn P:RAM cho phép, reset $E000 Chế độ phát triển P:RAM bò cấm,reset $0000 Dự trữ cho Bootstrap Bootstrap từ chủ, thoát chế độ Bootstrap từ SCI (xung clock ngoài) thoát chế độ Dự trữ cho Bootstrap D ĐƠN VỊ CẤP PHÁT ĐỊA CHỈ: Đơn vò cấp phát đòa đơn vò thực thi độc lập phát đòa trỏ đến toán hạng liệu nhớ X, Y hay P Nó cung cấp 14 chế độ đònh đòa sử dụng ba loại cấp phát đòa số học Các thành phần chính: 24 ghi đòa 16 bit, ALU đòa ba dồn kênh đòa xuất  Các ghi đòa : 24 ghi đòa chia thành ba tập hợp ghi:  Thanh ghi đòa chỉ: Rn , n = 0,1, ,7  Thanh ghi offset: Nn , n = 0,1, ,7 SVTH:Huỳnh Quốc Trâm 3-18  Thanh ghi sửa đổi: Mn , n = 0,1, , Mỗi ghi đòa Rn có ghi offset Nn ghi sửa đổi tương ứng, ba có chung số n Thanh ghi đòa Rn dùng đòa trỏ để đònh vò toán hạng liệu nhớ Thanh ghi offset dùng để cung cấp giá trò offset cho ghi cập nhật vò trí offset Thanh ghi sửa đổi Mn lựa chọn đòa số học để thực ghi đòa cập nhật  ALU đòa chỉ: Hai ALU đòa thực đòa số học chế đònh đòa xử lí DSP56002 đòa thay đổi Đơn vò đòa số học sử dụng ba loại đòa số học: tuyến tính, modulo đảo cờ nhớ Các ghi sửa đổi đònh nghóa loại đòa số học thực Đòa tuyến tính sử dụng cho đònh đòa loại MPU chuẩn Đòa modulo dùng cho đệm vòng Đảo cờ nhớ dùng thuật giải FFT BẢNG TÓM TẮT MÃ LOẠI ĐỊA CHỈ SỬA ĐỔI Đòa sửa đổi Loại đòa số học 0000 Đảo cờ nhớ (đảo bit) 0001 Modulo 0002 Modulo 0003 Modulo : : 7FFE Modulo 32767 7FFF Modulo 32768 8000 Dự trữ 8001 Nhân Wrap Around Modulo 8002 Dự trữ 8003 Nhân Wrap Around Modulo : Dự trữ 8007 Nhân Wrap Around Modulo : Dự trữ 800F Nhân Wrap Around Modulo : Dự trữ 801F Nhân Wrap Around Modulo : Dự trữ 803F Nhân Wrap Around Modulo : Dự trữ 807F Nhân Wrap Around Modulo : Dự trữ 80FF Nhân Wrap Around Modulo SVTH:Huỳnh Quốc Trâm 3-19 : 81FF : 83FF : 87FF : 8FFF : 9FFF : BFFF : FFFF Dự trữ Nhân Wrap Around Modulo Dự trữ Nhân Wrap Around Modulo 10 Dự trữ Nhân Wrap Around Modulo 11 Dự trữ Nhân Wrap Around Modulo 12 Dự trữ Nhân Wrap Around Modulo 13 Dự trữ Nhân Wrap Around Modulo 14 Dự trữ Tuyến tính (Modulo 15 ) E CÁC CHẾ ĐỘ ĐỊNH ĐỊA CHỈ: Các lệnh xử lí DSP56002 bao gồm hay nhiều từ lệnh 24 bit: từ toán hạng từ mở rộng Từ toán hạng chứa vùng mã lệnh bit vùng liệu 16 bit Vùng mã lệnh bao gồm mã lệnh với toán hạng ghi nguồn đích Vùng truyền liệu cung cấp hướng truyền đòa tác động liệu truyền XDB YDB Đòa tác động xác đònh ghi đòa Rn Các chế độ đònh đòa xác đònh toán hạng ghi hay vò trí nhớ cung cấp đòa xác đònh toán hạng Các chế độ đònh đòa phân nhóm thành ba loại: Thanh ghi trực tiếp, đặc biệt ghi gián tiếp Trường hợp đònh đòa gián tiếp phải có thêm thông tin đòa thay đổi (bổ sung) xác đònh ghi sửa đổi Các ghi gián tiếp hay trực tiếp có chế độ đònh đòa tương thích với lệnh từ đơn Còn đòa đặc biệt tương thích với lệnh từ hay hai từ I Các chế độ đònh đòa trực tiếp ghi: Các chế độ đònh đòa trực tiếp ghi toán hạng ghi liệu nhập, ghi đòa hay ghi điều khiển II Các chế độ đònh đòa đặc biệt: 1./ Chế độ đònh đòa liệu tức thời: Trỏ đến toán hạng 24 bit đònh vò từ mở rộng lệnh Ví dụ : MOVE #$818181,A0 ; A = $00 000000 818181 MOVE #$818181,A ; A = $FF 818181 000000 MOVE #$121212,B ; B = $00 121212 000000 2./ Chế độ đònh đòa ngắn tức thời: SVTH:Huỳnh Quốc Trâm 3-20 Bit cờ báo lỗi nhận chạy chậm (underrun)(TUE) SSISR (bit 4) đặt TSR trống (không có liệu truyền đến) truyền timeslot xảy Khi lỗi xảy liệu trước (dữ liệu hành TX) truyền ngược trở lại TUE xóa phần cứng, phần mềm… Và xóa đọc SSISR với TUE đặt, ghi TX hay TSR Các bit cờ báo nhập nối tiếp (IF0 IF1) SSISR (bit 1) không dùng hệ thống DRP56002 Khi bit cờ báo truyền tín hiệu đồng (TFS) SSISR (bit 2) đặt có truyền tín hiệu đồng xảy timeslot hành DSP56002 TFS đặt vò trí khởi đầu timeslot khung xóa tất timeslot khác DSP56002 TFS dùng chế độ mạng để xác đònh khung (frame) khởi đầu 23 Thanh ghitrạng thái SSI X:$FFEE (Đọc) * RDF TDE RDE TUE RFS TFS IF1 IF0 Cờ vào nối tiếp 0,1 Khung đồn g truyền Khung đồn g nhận Cờ lỗi truyền Cờ lỗi nhận tràn Thanh ghi truyền trống Đầy ghi nhận Trong hệ thống DSP, lệnh sau dùng để tác động khung khởi đầu chế độ mạng để thiết lập đồng cần thiết trước dùng ngắt để truyền liệu DSP56002 ADC DAC DO #$100,GOTHRU JCLR #2,X:SSISR,* ;chờ bit khung tx JSET #2,X:SSISR,* ;chờ bit khung tx NOP GOTHRU Khi bit cờ báo nhận tín hiệu đồng (RFS) SSISR (bit 3) đặt có nhận tín hiệu đồng xảy nhận lại từ mà ghi nhận liệu nối tiếp Điều có nghóa từ liệu timeslot DSP56002 khung RFS dùng chế độ mạng để xác đònh khung khởi đầu Trong hệ thống DSP, lệnh sau DSP56002 phần thiết lập CS4215 trước vào chế độ điều khiển chế độ liệu: MOVEP #$01E8,X:PCC ;mở cổng SSI;CLB=0 JCLR #3,X :SSISR,* ;chờ bit khung rx JSET #,X :SSISR,* ;chờ bit khung rx SVTH:Huỳnh Quốc Trâm 3-41 JCLR JSET #3,X :SSISR,* #18,X :RX_BUFF_BASE,* ;chờ bit khung rx ;dừng chổ CLB đặt ; -;CLB=0 ; -BSET #18,X :TX_BUFF_BASE ;đặt CLB DO #4,_INIT_LOOPB JCLR #2,X:SSISR, * JCLR #2,X:SSISR, * _INIT_LOOPB MOVEP #0,X:PCC ;tắt,reset cổng SSI Các lệnh macro sau dùng để lái tín hiệu dạng số hóa tín hiệu tương tự trái phải nhận từ hai ADC đưa đến kênh trái phải hai DAC DATA_LOOP WAIT_RECEIVE WAIT_WORD GET_LEFT GET_RIGHT MOVE PUT_LEFT MOVE PUT_RIGHT JMP WAIT_RECEIVE JCLR JSET ENDM WAIT_SEND JCLR JSET ENDM GET_LEFT MOVE ENDM PUT_LEFT X0,A X1,B DATA_LOOP MACRO ; macrochờ nhận liệu #3, X :SSISR, * #3, X :SSISR,* MACRO #2,X:SSISR,* #2,X:SSISR,* MACRO ; macro nhận kênh trái vào x0 X :RX_BUFF_BASE,X0 MACRO SVTH:Huỳnh Quốc Trâm ; macro xuất từ a đến kênh trái 3-42 MOVE ENDM GET_RIGHT MOVE ENDM PUT_RIGHT MOVE ENDM WAIT_WORD JCLR ENDM A,X :TX_BUFF_BASE MACRO ;đây macro nhận kênh phải vào x1 X:RX_BUFF_BASE+1,X1 MACRO ; macro xuất b kênh phải B,X:RX_BUFF_BASE+1 MACRO #1,R7,* I THANH GHI ƯU TIÊN NGẮT (IPR) CỦA DSP56002 Mức độ ưu tiên ngắt thiết bò ngoại vi chip (on-chip) nguồn ngắt lập trình dạng phần mềm điều khiển cách ghi vào ghi ưu tiên ngắt (IPR) Các ngắt cấp độ ngắt không che, cấp độ 0-2 ngắt có che THANH GHI ƯU TIÊN NGẮT CỦA DSP 56002 Error: Reference source not found HPL0-1 IAL0-2 IBL0-2 :IPL chủ :Yêu cầu ngắt chế độ A : Yêu cầu ngắt chế độ B Error: Reference source not found TIL 0-1 :Bộ đònh thời IPL SCL0-1 :SCI IPL SSL0-1 :SSI IPL Các lệnh sau DSP56002 lập trình mức độ ưu tiên ngắt cho ghi IPR thành ngắt mức độ (không có che) Các bit ngắt có che (bit 9) ghi chế độ (MR) xóa MOVEP #$3000,X:$IPR ;Thiết lập mức độ ngắt ưu tiên ANDI #$FC,MR ;Cho phép ngắt BẢNG CÁC VECTƠ NGẮT Đòa bắt đầu ngắt IPL P:$0000 P:$0002 P:$0004 P:$0006 3 3 SVTH:Huỳnh Quốc Trâm Nguồn ngắt Reset phần cứng Lỗi Stack Thực thi lệnh SWI 3-43 P:$0008 P:$000A P:$000C P:$000E P:$0010 P:$0012 P:$0014 P:$0016 P:$0018 P:$001A P:$001C P:$001E P:$0020 P:$0022 P:$0024 P:$0026 P:$0028 P:$003A P:$003C P:$003E P:$0040 0-2 0-2 0-2 0-2 0-2 0-2 0-2 0-2 0-2 0-2 0-2 0-2 0-2 0-2 0-2 IRQA~ IRQB~ SSI nhận liệu SSI nhận liệu trạng thái SSI truyền liệu SSI truyền liệu trạng thái SCI nhận liệu SCI nhận liệu trạng thái SCI truyền liệu SCI bỏ qua dòng(idle line) SCI đònh Ngắt không che (NMI) Nhận liệu chủ Truyền liệu chủ Lệnh chủ(mặc đònh) Sẵn sàng cho lệnh chủ 0-2 0-2 0-2 Sẵn sàng cho lệnh chủ Bộ đònh Lệnh không hợp lệ Sẵn sàng cho lệnh chủ P:$007E 0-2 Sẵn sàng cho lệnh chủ BẢNG CÁC ƯU TIÊN NGOẠI LỆ CỦA MỨC ĐỘ ƯU TIÊN NGẮT Mức ưu tiên Ngoại lệ Mức độ 3(không che) Cao Reset phần cứng Lệnh không hợp lệ NMI~ Lỗi stack Thực thi Thấp SWI Mức độ 0,1,2(có che) Cao IRQA~ IRQB~ Ngắt lệnh chủ Ngắt chủ nhận liệu Ngắt chủ truyền liệu Dữ liệu SSI RX ngắt ngoại lệ Dữ liệu SSI RX ngắt Dữ liệu SSI TX ngắt ngoại lệ SVTH:Huỳnh Quốc Trâm 3-44 Thấp Dữ liệu SSI TX ngắt Dữ liệu SCI RX ngắt ngoại lệ Dữ liệu SCI RX ngắt Dữ liệu SCI TX ngắt ngoại lệ Dữ liệu SCI TX ngắt Ngắt SCI idle line Ngắt SCI đònh Ngắt đònh J.BỘ DAO ĐỘNG XUNG VÒNG GIỮ PHA (PLL) I.Giới thiệu dao động vòng giữ pha: Các xử lý họ DSP56002 (ngoại trừ DSP56000 DSP56001) có dao động vòng giữ pha PLL (phase-locked) đơn vò xử lý trung tâm PLL cho phép xử lý tính toán tần số xung clock nội cao tần số vào thấp PLL thực nhân tần số phép xử lý sử dụng tất hệ thống xung clock ngoài, cung cấp xung đồng để đồng hóa xung nội II.Các thành phần PLL: 1./Bộ tác động pha lọc vòng lặp bơm nạp : Bộ phát pha (PD) phát pha khác với xung (EXTAL) pha xung nội từ nhân tần Tại điểm mà sai khác pha không đáng kể tần số hai ngỏ vào xác đònh PLL trạng thái khóa Tần số chip tính theo công thức: F chip = DF F chip F ext F vco MF Fext * MF Fvco = DF DF :hệ số chia xác đònh DF3 – DF0 :tần số hoạt động chip :tần số nguồn đến chân EXTAL :tần số ngõ dao động :hệ số nhân xác đònh MF11 – MF0 Phase Charge Error: Reference source not found Detector Pump Loop (PD) Filter EXTAL Voltage Controlled Oscillator(VCO) Low Power Devider 20 to 215 BẢNG CÁC HỆ SỐ NHÂN VÀ CHIA MF11 - MF0 Hệ số nhân MF SVTH:Huỳnh Quốc Frequency Multiplier Factor TrâMultiplication m to 4096 VCO OUT Devider Out 3-45 $0000 …………… …………… $FFFF DF3 – DF0 $0 $1 …… …… $F …………… …………… 4096 Hệ số chia DF 20 21 …… …… 15 Bộ lọc vòng bơm nạp thu tín hiệu từ PD tăng giảm pha tín hiệu PD: tụ nối đến chân PCAP xác đònh hoạt động PLL 2./Bộ dao động điều khiển điện áp (VCO) VCO dao động tần số từ tốc độ thấp đònh liệu kỹ thuật thiết bò (điển hình 10 Mhz) lên đến tần số xung nhòp cho phép cao thiết bò 3./Bộ nhân tần Bên PLL, nhân tần chia tần số VCO hệ số chia Nếu đầu nhân tần khác với tần số EXTAL lọc vòng bơm nạp phát tín hiệu báo lỗi Tín hiệu khiến cho VCO hiệu chỉnh tần số hai tín hiệu PD có pha tần số Tại thời điểm pha bò khóa nên VCO chạy tần số gấp n lần tần số EXTAL, n hệ số nhân tần lập trình từ 1-4096 4./Bộ chia công suất thấp Bộ chia công suất thấp (LPD) chia tần số VCO cho giá trò từ đến 215 Vì LPD không vòng kín PLL, thay đổi hệ số chia không làm điều khiển khóa Vì tiện lợi việc tận dụng LPD chế độ tiêu thụ công suất thấp chip không bao hàm tính toán mạnh mẽ Điều dẫn đến tiết kiệm công suất cách đáng kể Khi chip yêu cầu thoát khỏi chế độ công suất thấp, thực mà không cần thời gian cho việc lấy lại xung nhòp trạng thái khóa PLL 11 5./Thanh ghi điều khiển PLL (PCTL) 10 MF11 MF10 MF9 MF8 MF7 23 22 21 20 19 * CKOS CSRC COD1 COD0 MF6 MF5 MF4 MF3 MF2 MF1 MF0 18 17 16 15 14 13 12 PEN PSTP XTLD DF3 DF2 DF1 DF0 Thanh ghi điều khiển PLL ghi đọc/ghi 24-bit trực tiếp xử lí chip PLL có đòa X:$FFFD Các bit điều khiển PCTL là: SVTH:Huỳnh Quốc Trâm 3-46 Các hệ số nhân PCTL (MF0- MF11): Bit 0-11 Các hệ số chia PCTL (DF0-DF3): Bit 12-15 Bit không cho phép XTAL PCTL (XTLD): Bit 16 Bit trạng thái xử lý PCTL STOP (PSTP): Bit 17 Bit cho phép PLL PCTL (PEN): Bit 18 Các bit không cho phép đầu xung nhòp PCTL (COD1-COD0): Bit 19 20  Bit nguồn xung nhòp cho chip PCTL (CSRC): Bit 21  Bit nguồn xung nhòp CKOUT PCTL (CKOS): Bit 22  Bit đặt PCTL: Bit 23       BẢNG QUAN HỆ PSTP VÀ PEN Các bit PSTP PEN X 1 Trạng thái xử lý PLL Bộ dao động Cấm Cấm Cấm Cấm Cho phép Cho phép Sự khôi phục Lâu Nhanh Nhanh Công suất tín hiệu Tối thiểu Thấp Cao K.MÔ PHỎNG TRÊN CHIP (ONCE) I Giới thiệu: Hệ thống mạch mô chip DSP56K cung cấp công cụ gỡ rối tinh vi cho phép truy xuất độc lập đơn giản, giá vừa phải tốc độ, đến ghi ngoại vi bên xử lý OnCE đối thoại với lập trình viên ứng dụng cách xác trạng thái ghi, vò trí nhớ, bus chí lệnh sau thực thi Các khả OnCE truy xuất thông qua tập chân chuẩn giống cho toàn thành viên họ xử lý DSP56K PDB PLL GDB Error: Reference source not foundSƠ ĐỒ KHỐI CỦA OnCE NGnTIN LOGIC M p: II Bộ điềuTHÔ khiể OnCE giao tiế p nốĐIỂ i tiế DẪN Y VÀ VẾT Bộ điều HƯỚ khiểNnG OnCE giao tiếGÃ p nố i tiếp chứa khối sau: Thanh ghi lệnh XAB OnCE, đếm bit, giải mã OnCE ghi trạng thái/điều khiển DSCK/OS1 YAB1./ Thanh ghi lệnh OnCE (OCR) tiếĐIỀ p củ U a từ chân DSI PAB OCR ghi dòch bit thu liệu nốiBỘ DSI/OC0 KHIỂ Nó giữ lệnh bit để sử dụng đầu vào đố i vớNi OnCE giải mã OnCE PAB FIFO R/W GO CÁC THANH GHI ĐIỂ M GÃ Y VÀ C THANH GHI LỆCÁ NH BỘ SO SÁNH EX EX SVTH:Huỳnh Quốc Trâm RS4 RS3 VÀ GIAO TIẾP NỐI TIẾP OnCE RS2 RS1 RS0 DR ~ DSO ~ Hoạt động 3-47 Vn giữ chế độ Debug Thoát GO Hoạt động Không hoạt động Thực thi lệnh PIL R/W Hoạt động Ghi liệu tương ứng với lệnh vào ghi xác đònh RS4 – RS0 Đọc liệu chứa ghi xác đònh RS4 – RS0 BẢNG ĐỊNH ĐỊA CHỈ THANH GHI OnCE RS4 – RS0 00000 00001 00010 00011 00100 00101 00110 00111 01000 01001 01010 01011 01100 01101 01110 01111 10000 10001 10010 10011 101XX 11XX0 11X0X 110XX 11111 LỰA CHỌN THANH GHI Thanh ghi điều khiển trạng thái OnCE(OSCR) Bộ đếm nhớ điểm gãy (OMBC) Để trống Bộ đếm vết (OTC) Để trống Để trống Thanh ghi giới hạn trepan nhớ (OMULR) Thanh ghi giới hạn nhớ (OMLLR) Thanh ghi GDB (OGDBR) Thanh ghi PDB (OPDBR) Thanh ghi PAB cho hồi tiếp (OPABFR) Thanh ghi PIL (OPILR) Bộ đếm điểm gãy nhớ xóa (OMBC) Để trống Bộ đếm vết xóa (OTC) Để trống Để trống Tuyến đòa chương trình FIFO đếm tăng Để trống Thanh ghi PAB cho giải mã (OPABDR) Để trống Để trống Để trống Để trống Không ghi chọn 2./ Bộ đếm Bit OnCE (OBC): OBC đếm bit gắn liền với việc dòch vào bit liệu OBC tăng cạnh xuống DSCK OBC xóa suốt SVTH:Huỳnh Quốc Trâm 3-48 thời gian reset cứng lúc DSP56K chấp nhận vào chế độ gỡ rối OBC cung cấp tín hiệu đến giải mã OnCE Một báo bit dòch vào (do lệnh sử dụng) báo thứ hai báo 24 bit dòch vào (dữ liệu kết hợp với lệnh sử dụng) 24 bit dòch (dữ liệu yêu cầu lệnh đọc dòch ra) 3./ Bộ giải mã OnCE (ODEC): ODEC kiểm soát toàn hoạt động OnCE Nó thu từ đầu vào lệnh bit từ OCR, hai tín hiệu từ OBC (một báo bit thu báo 24 bit thu) hai tín hiệu báo xử lý tạm dừng ODEC cung cấp tất hoạt nghiệm yêu cầu việc đọc viết ghi OnCE chọn 4./ Thanh ghi điều khiển trạng thái OnCE (OSCR) Thanh ghi điều khiển trạng thái ghi 16 bit sử dụng để lựa chọn kiện mà đặt chip vào chế độ gỡ rối nguyên nhân việc vào chế độ gỡ rối Các bit điều khiển đọc/viết bit trạng thái đọc 15 11 10 * TO MBO SWO * * * TME BC3 BC2 BC1 BC0 III Logic điểm gãy nhớ OnCE: Các điểm gãy nhớ đặt vò trí nhớ chương trình nhớ liệu Cũng vậy, điểm gãy đòa nhớ đặc biệt miền đòa nơi mà chương trình thực thi Điều làm tăng lên cách đáng kể khả người lập trình để điều khiển chương trình diễn thời gian thực Logic điểm gãy chứa chốt đòa chỉ, ghi mà lưu trữ giới hạn đòa dưới, so sánh đếm điểm gãy Các so sánh đòa giúp đỡ xác đònh nơi chương trình liệu viết vào miền mà không nên viết vào Chúng tiện lợi cho việc tạm dừng chương trình điểm đặc biệt để khảo sát/thay đổi ghi nhớ Bằng việc sử dụng so sánh đòa để đặt điểm gãy cho phép người sử dụng đặt điểm gãy RAM ROM chế độ hoạt động Các truy xuất nhớ điều khiển theo nội dung OSCR BẢNG ĐIỀU KHIỂN ĐIỂM GÃY BỘ NHỚ SVTH:Huỳnh Quốc Trâm 3-49 BC3 0 BC2 0 0 0 0 0 1 1 1 1 1 1 0 0 1 1 BC1 BC0 MÔ TẢ 0 Không cho phép điểm gãy Điểm gãy hồi tiếp nào(kể hồi tiếp thiếu ) Điểm gãy phép đọc P( hồi tiếp hay truyền ) 1 Điểm gãy phép truy xuất P 0 Điểm gãy trên thực thi hồi tiếp Điểm gãy phép ghi nhớ P Điểm gãy phép đọc nhớ P(không hồi tiếp) 1 Điểm gãy phép ghi hay đọc nhớ P(không hồi tiếp) 0 Để trống Điểm gãy phép ghi nhớ X Điểm gãy phép đọc nhớ X 1 Điểm gãy phép ghi hay đọc nhớ X 0 Để trống Điểm gãy phép ghi nhớ Y Điểm gãy phép đọc nhớ Y 1 Điểm gãy phép ghi hay đọc nhớ Y IV Logic vết OnCE Logic vết OnCE cho phép người sử dụng thực thi lệnh bước nhiều bước trước chip trở chế độ gỡ rối (Logic vết OnCE độc lập với phương tiện vết DSP5600/56001 mà hoạt động qua ngắt vết khởi động việc đặt bit vết ghi trạng thái xử lý) Sơ đồ khối logic vết OnCE trình bày hình Error: Reference source not found KẾT THÚC LỆNH Bộ đếm vết cho phép nhiều lệnh thực thi thời gian thực DSI trước chip trở chế độ hoạt động gỡ rối Đặc trưng giúp đỡ DSO phần mã gỡ rốBỘ i bộĐẾ phá triể M tVẾ T n phần mềm mà luồng bình thường treo lên vòng lặp vô hạn Bộ đếm vết cho phép người sử DSCK dụ ng đếm số lệnh thực thi đoạn mã Để khởi động hoạt động chế độ vết, đếm nạp giá trò, đếm chương trình đặt thành vò trí bắt đầu lệnh thực thi thời gian COUNT= thực, bit TME đặt OSCR xử lý thoát khỏi chế độ gỡ rối việc thực thi lệnh thích hợp lấy từ điều khiển lệnh ĐỒ KHỐ LOGIC OnCE Tiếp tụSƠ c việ c thoá t Ikhỏ i chế VẾ độ T gỡCỦ rốA i, đếm giảm sau thực thi lệnh Các ngắt phục vụ tất lệnh thực thi 3-50 SVTH:Huỳnh Quốc Trâm ISTRACE (bao gồm phục vụ ngắt nhanh thực thi lệnh lặp lặp lại) giảm đếm vết Tiếp tục việc giảm đếm vết đến 0, xử lý vào lại chế độ gỡ rối, bit xảy vết TO OSCR đặt chân DSO bật để xử lý vừa vào chế độ gỡ rối yêu cầu phục vụ (ISTRACE công bố) L BỘ ĐỊNH THỜI VÀ ĐẾM SỰ KIỆN CỦA DSP56002 I Giới thiệu : Phần mô tả khối đinh thời đếm kiện Bộ đònh thời sử dụng xung nhòp bên bên ngắt xử lý sau số kiện xác đònh chương trình người sử dụng xuất tín hiệu đến thiết bò sau đếm kiện bên Bộ đếm nối với bên thông qua chân hai hướng TIO Khi TIO sử dụng đầu vào khối dùng đếm kiện bên độ rộng xung hay chu kỳ tín hiệu Khi TIO dùng đầu khối hoạt động đònh thời Bình thường chân TIO dùng chân xuất / nhập thông thường II Sơ đồ khối đònh thời đếm kiện : Error: Reference source not found GDB 24 Bộ đònh thời đếm kiện bao gồm ghi điều khiển trạng thái, đònh thời 24-bit đọc/ ghi (TCSR), ghi đếm kiện 2424t đếm 24-bit logic lựa 24 bit đọc / ghi (TCSR), mộ chọn xung nhòp cấp ngắt DSP56002 xem đònh thời ngoạ i vi ánh xạ nhớ chiếm hai từ Thanh ghi trạng thái điều Thanh ghi đếm 24-bit khôkhiể ng ngian thể sử24bit dụn(TCR) g ngoại vi Timerbộ 24 nhớ bit liệu X có Timer ánh xạ nhớ thông thường việc hỏi vòng chuẩn kỹ thuật lập 24 trình ngắt m Timer (TCR): ghi 24 bit đọc/ghi chứa giá  Thanh ghi đế đếm 24 bit =1), trò để load vào đếm cho phéBộ p Timer(TE đếm giả mn zero kiện xảy Nếu TCR load Chọ Clock với giá trò n, đếm reload sau (n+1) kiện Nếu TE = Ngắt Timer SVTH:Huỳnh Quốc Trâm CLK/2 TIO 3-51 (không cho phép Timer) người lập trình viết vào TCR giá trò lưu trữ không load vào đếm Timer cho phép  Thanh ghi điều khiển /trạng thái timer (TCSR) x:$FFDE 23 11 10 Reference source not found Error: • Bit TE cho phép Timer: TE =1 :cho phép Timer hoạt động TE = 0(Reset) :cấm Timer • Bit cho phép ngắt Timer TIE: cho phép Timer ngắt sau đếm đạt giá trò zero xảy kiện TIE =1 :cho phép ngắt TIE = 0(Reset) :cấm ngắt • Bit chuyển đổi INV: ảnh hưởng cực tính tín hiệu bên vào TIO cực tính xung tạo chân TIO Nếu TIO ngõ vào INV = 0, việc truyền → chân vào TIO giảm đếm Nếu TIO ngõ INV = 1, xung tạo Timer đảo ngược trước đến chân TIO Nếu INV = 0, xung không bò ảnh hưởng • Các bit điều khiển Timer: TC2 – TC0 BẢNG CHỨC NĂNG SVTH:Huỳnh Quốc Trâm 3-52 TC2 0 0 1 1 TC1 0 1 0 1 TC0 1 1 TIO Xuất /Nhập Ra Ra Ra Vào Vào Vào Vào CLOCK Trong Trong Trong Trong Trong Trong Ngoài Ngoài Chế độ Timer(Mode 0) Timer pulse (Mode 1) Timer Toggle(Mode 2) Không sử dụng Độ rộng xung vào (Mode 4) Chu kỳ vào (Mode 5) Bộ đếm thời gian chuẩn(Mode 6) Bộ đếm kiện (Mode 7) • Bit GPIO :nếu GPIO =1 TC2 –TC0 = 000 chân TIO hoạt động chân xuất nhập • Bit trạng thái Timer (TS): TS = đếm giảm zero Bit TS xóa đọc TCSR xóa xảy phục vụ ngắt Timer Reset TS = • Bit trực tiếp DIR : DIR = :TIO chân DIR = :TIO chân vào • Bit liệu vào /ra DI DO III Các chế độ hoạt động đònh thời đếm kiện: 1./ Chế độ Timer ( chế độ đònh thời chuẩn, xung nhòp bên trong, không cho đầu đònh thời) Chế độ đònh nghóa bit TCSR: TC2-TC0 000 Với Timer cho phép (TE=1), đếm nạp giá trò chứa TCR Bộ đếm giảm một xung nhòp lấy từ DSP bên trong, chia cho (CLK/2) Trong suốt chu kỳ xung nhòp sau điểm mà đếm đạt giá trò không, bit TS đặt Timer cung cấp ngắt Bộ đếm nạp lại giá trò chứa TCR toàn trình lập lại Timer không cho phép (TE=0) 2./ Chế độ Timer ( chế độ Timer chuẩn, xung nhòp bên trong, cho phép xung ra): Chế độ Timer đònh nghóa TC2-TC0 001 Với Timer cho phép (TE=1), đếm nạp giá trò chứa TCR Bộ đếm giảm một xung nhòp lấy từ bên DSP chia cho hai (CLK/2) Trong suốt chu kỳ xung nhòp sau điểm mà đếm đạt giá trò không, bit TS đặt Timer cấp ngắt Một xung với độ rộng chu kỳ xung nhòp cực tính xác đònh INV, xuất chân TIO Bộ đếm nạp lại giá trò chứa TCR Toàn trình lặp lại Timer không cho phép (TE=0) 3./ Chế độ Timer 2(chế độ Timer chuẩn, xung nhòp bên trong, cho phép lật đầu ra): SVTH:Huỳnh Quốc Trâm 3-53 Chế độ Timer đònh nghóa TC2-TC0 000 Với Timer cho phép (TE=1), đếm nạp giá trò chứa TCR Bộ đếm bò giảm một xung nhòp lấy từ xung nhòp bên DSP, chia cho (CLK/2) Trong suốt chu kỳ xung nhòp sau điểm mà đếm đạt giá trò 0, bit TS TCSR đặt TIE đặt, ngắt cấp Bộ đếm nạp lại giá trò chứa TCR toàn trình lặp lại Timer không phép (TE=0) Mỗi lần Timer đạt giá trò 0, chân TIO lật Bit IVN xác đònh cực tính chân TIO 4./ Chế độ Timer (chế độ đo độ rộng xung): Chế độ Timer đònh nghóa TC2-TC0 000 Trong chế độ này, TIO hành động tín hiệu xung nhòp DSP Với Timer cho phép (TE=1), đếm điều khiển xung nhòp lấy từ xung nhòp bên DSP chia cho (CLK/2) Bộ đếm nạp giá trò chuyển tiếp chân vào TIO bắt đầu tăng Khi cạnh cực tính dương xuất TIO đếm dừng bit TS TCSR đặt TIE đặt ngắt cấp phát Nội dung đếm nạp vào TCR Chương trình người sử dụng đọc TCR mà biểu diễn độ rộng xung TIO Quá trình xử lý lặp lại Timer không cho phép (TE=0) Bit IVN xác đònh việc đếm cho phép TIO mức cao (IVN=0) TIO mức thấp (IVN=1) 5./ Chế độ Timer 5(chế độ đo chu kỳ): Chế độ Timer đònh nghóa TC2-TC0 101 Trong chế độ Timer 5, đếm điều khiển xung nhòp lấy từ xung nhòp bên DSP chia cho (CLK/2) Với Timer cho phép (TE=1), đếm nạp giá trò chứa TCR bắt đầu tăng Khi chuyển tiếp xảy cực tính xuất TIO, bit TS TCSR đặt ngắt cung cấp Nội dung đếm nạp vào TCR Chương trình người sử dụng đọc TCR trừ giá trò liên tiếp đếm để xác đònh khoảng cách cạnh TIO Bộ đếm không dừng tiếp tục tăng Bit IVN xác đònh chu kỳ đo chuyển tiếp từ lên TIO (IVN=0)hoặc xuống TIO (IVN=1) 6./ Chế độ Timer (chế độ nhớ Timer chuẩn, xung nhòp ngoài): Chế độ Timer đònh nghóa TC2-TC0 110 Với Timer cho phép (TE=1), đếm nạp giá trò bù chứa TCR Bộ đếm tăng nhờ chuyển tiếp tín hiệu vào chân TIO Sau lần tăng 1, giá trò đếm nạp vào TCR Bằng cách đó, việc đọc TCR cho giá trò đếm lúc Tại chuyển tiếp sau điểm mà đếm đạt giá trò 0, bit TS TCSR đặt TIE đặt ngắt cấp phát Bộ đếm quay vòng SVTH:Huỳnh Quốc Trâm 3-54 trình xử lý lặp lại Timer không cho phép (TE=0) Bit IVN xác đònh chuyển tiếp từ lên (IVN=0) từ xuống tăng đếm 7./ Chế độ Timer (chế độ Timer chuẩn, xung nhòp ngoài) Chế độ Timer đònh nghóa TC2-TC0 111 Với Timer cho phép (TE=1), đếm nạp giá trò chứa TCR Bộ đếm giảm nhờ chuyển đổi tín hiệu vào chân vào TIO Tại chuyển tiếp xảy sau đếm đạt giá trò 0, bit TS TCSR đặt TIE đặt, Timer cung cấp ngắt Bộ đếm nạp lại giá trò chứa TCR toàn trình lặp lại Timer không cho phép (TE=0) Bit IVN xác đònh chuyển tiếp từ lên hay từ xuống giảm đếm SVTH:Huỳnh Quốc Trâm 3-55 [...]... RXD 23 CCx 9 8 G P I O ( x u a át n h a äp đ a n a ên g ) 1 G i a o t i e áp n o ái t i e áp 0 CDx 0 1 9 0 0 PCDDR CD8 CD7 CD6 CD5 CD4 CD3 CD2 CD1 CD0 X:$FFE3 0 23 C h ư ùc n a ên g Dữ liệu trực tiếp Vào Ra 8 0 PCD PD8 PD7 PD6 PD5 PD4 PD3 PD2 PD1 PD0 X:$FFE5 Bit thanh ghi điều khiển PCC 0 0 SVTH:Huỳnh Quốc Trâm Bit thanh ghi dữ liệu trực tiếp PCDDR 0 1 Chức năng chân Ngõ vào Ngõ ra 3- 33 1 X Chức năng. .. SVTH:Huỳnh Quốc Trâm 0 BC0 Chức năng Xuất nhập song song(RESET) Giao tiếp chủ Giao tiếp chủ (với chân HACK là GPIO) Dự trữ 3- 28 23 0 Thanh ghi PBDDR (X:$FFE2) 0 BD BD BD BD BD BD BD BD BD BD BD BD BD BD BD 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 BDx 0 1 Dữ liệu trực tiếp Ngõ vào Ngõ ra 23 Thanh ghi PBD(X:$FFE4) 0 0 PB PB PB PB PB PB PB PB PB PB PB PB PB PB PB 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 III GIAO TIẾP... phát triển) Dự trữ Dự trữ 3- 25 G PORT B CỦA DSP56002 SVTH:Huỳnh Quốc Trâm 3- 26 Chức năng mặc đònh Chọn đòa chỉ ngoài Chọn dữ liệu ngoài Điều khiển Bus Giao tiếp song song DMA Host PORT A I/O (47 chân) A0-A15 D0-D 23 PS DS X/ Y BN RD WR BR BG WT BS PORT B I/O (15 chân) PB0-PB7 PB8 PB9 PB10 PB11 PB12 PB 13 PB14 H0-H7 HA0 HA1 HA2 HR / W HEN HREQ HACK PORT C I/O (9 chân) PC0 PC1 PC2 PC3 PC4 PC5 PC6 PC7 PC8... cho xử lý HOST Có 3 thanh ghi:  Thanh ghi điều khiển: HCR  Thanh hi trạng thái: HSR  Thanh ghi truyền/nhận dữ liệu: HTX/HRX * Thanh ghi HCR 7 0 6 5 4 3 2 1 0 0 0 HFE3 HFE2 HCIE HTIE HRIE Reset = 0 X:$FFE8 (đọc/ghi) Cho phép ngắt nhận Host Cho phép ngắt truyền Host Cho phép ngắt Host command Host Flag 2 Host Flag 3 SVTH:Huỳnh Quốc Trâm 3- 30 * Thanh ghi trạng thái : HSR 7 6 5 4 3 2 1 0 DMA 0 0 HF1... Cho phép nhận 6 5 4 3 2 FE PE OR IDLE RDRF 1 TDRE 0 TRNE Nhận bit 8 Cờ lỗi khung Cờ lỗi Parity Cờ lỗi overrun truyề n Flag Idle Line Thanh ghi dữ liệu nhận đầy Thanh ghi dữ liệu truyền trống Truyền trống Thanh ghi SSR X:$FFF1 SVTH:Huỳnh Quốc Trâm 3- 35 23 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 T R S C C C C C C C C C C C C C C C O D D D D D D D D D D D M M P D 1 1 9 8 7 6 5 4 3 2 1 1 0 0 Nguồn clock... SSL0-1 :SSI IPL Các lệnh sau đây của DSP56002 lập trình mức độ ưu tiên ngắt cho thanh ghi IPR thành ngắt mức độ 3 (không có che) Các bit ngắt có che (bit 8 và 9) ở trong thanh ghi chế độ (MR) được xóa MOVEP # $30 00,X:$IPR ;Thiết lập mức độ ngắt ưu tiên ANDI #$FC,MR ;Cho phép ngắt BẢNG CÁC VECTƠ NGẮT Đòa chỉ bắt đầu của ngắt IPL P:$0000 P:$0002 P:$0004 P:$0006 3 3 3 3 SVTH:Huỳnh Quốc Trâm Nguồn ngắt Reset... thanh ghi 16-bit tạm thời Cho phép bởi Các bit ở X:$FFE1 CC0 CC1 PC0 C Ổ N G C PC1 PC2 PC3 PC4 PC5 PC6 PC7 PC8 CC2 Lựa chọn hướng truyền X:$FFE3 CC0 CC1 CC2 Xuất nhập dữ liệu X:$FFE5 CC0 CC1 CC2 CC3 CC3 CC4 CC5 CC4 CC5 CC3 CC4 CC5 CC6 CC7 CC6 CC7 CC6 CC7 CC8 CC8 CC8 CÁC GPIO ĐIỀU KHIỂN CỦA CỔNG C Các lệnh sau đây của DSP56002 lập trình các chân PC2 và PC4 của cổng C thành các ngỏ xuất tạm thời và ghi zero... Quốc Trâm 3- 34 23 16 15 14 13 12 11 10 9 S S T T R I C T M I I L K I I E E T P R E E 0 8 7 6 5 4 3 T R W R W S S E E O W A B S M U K K F S E T D Clock SCI W D S 1 W D S 0 Bit chọn word Tốc độ ngắt timer Dòch trực tiếp SCI Cho phép ngắt timer Cho phép ngắt truyề n p ngắt nhận Cho phé Send break Chọn weakup mode Cho phép weakup nhận Cho phép ngắt rời Cho phép truyền Thanh ghi SCR X:$FFF0 23 2 1 0 W D... P:$0006 3 3 3 3 SVTH:Huỳnh Quốc Trâm Nguồn ngắt Reset phần cứng Lỗi Stack Thực thi từng lệnh SWI 3- 43 P:$0008 P:$000A P:$000C P:$000E P:$0010 P:$0012 P:$0014 P:$0016 P:$0018 P:$001A P:$001C P:$001E P:$0020 P:$0022 P:$0024 P:$0026 P:$0028 P:$003A P:$003C P:$003E P:$0040 0-2 0-2 0-2 0-2 0-2 0-2 0-2 0-2 0-2 0-2 0-2 3 0-2 0-2 0-2 0-2 IRQA~ IRQB~ SSI nhận dữ liệu SSI nhận dữ liệu ngoài trạng thái SSI truyền... 5./Thanh ghi điều khiển PLL (PCTL) 10 9 8 7 6 0 MF11 MF10 MF9 MF8 MF7 23 22 21 20 19 * CKOS CSRC COD1 COD0 5 4 3 2 MF6 MF5 MF4 MF3 MF2 MF1 MF0 18 17 16 15 14 13 12 PEN PSTP XTLD DF3 DF2 DF1 DF0 Thanh ghi điều khiển PLL là thanh ghi đọc/ghi 24-bit trực tiếp xử lí trên chip PLL có đòa chỉ X:$FFFD Các bit điều khiển PCTL là: SVTH:Huỳnh Quốc Trâm 3- 46 ... Cho SVTH:Huỳnh Quốc Trâm 3-17 phép ROM liệu X BẢNG TÓM TẮT CÁC CHẾ ĐỘ XỬ LÍ CỦA DSP56002 Chế độ xử lí MC MB MA Mô tả 0 0 1 1 1 0 1 1 Chế độ đơn chip P:RAM cho phép, reset $0000 Bootstrap từ EEPROM,thoát... chế độ gỡ rối yêu cầu phục vụ (ISTRACE công bố) L BỘ ĐỊNH THỜI VÀ ĐẾM SỰ KIỆN CỦA DSP56002 I Giới thiệu : Phần mô tả khối đinh thời đếm kiện Bộ đònh thời sử dụng xung nhòp bên bên ngắt xử lý sau... tiế16 p cổ g A: đòa bitntrong Bộ xử lý DSP56002 truy Chọ n xuất nhiều nguồn nhớ (bộ nhớ xử lýXA X,Y nhớ bus chương trình P) thực lệnh Các nguồn nhớ bên đòahay DSP56002 Bus đòa YA ngoài A0 –A15 PA