* 0 PSR 1 WL WL 0 DC 4 3 DC DC 2 DC 1 0 DC PM 7 PM 6 PM 5 PM 4 PM 3 PM 2 1 PM PM 0 0 PSR 1 WL WL 0 DC 4 3 DC DC 2 DC 1 0 DC PM 7 PM 6 PM 5 PM 4 PM 3 PM 2 1 PM PM 0 0 1 2 3 4 7 6 5 14 15 13 12 11 10 9 8 16 23
Thanh ghi điều khiển A X:$FFEC Đọc/viết
Các phép xử lý của cổng SSI được truy xuất trực tiếp bởi các thanh ghi điều khiển đọc/viết 16 bit CRA và CRB. CRA điều khiển các hoạt động của cổng SSI sau:
Bit cho phép xung clock và các tốc độ đồng bộ cấu trúc
Chiều dài từ
Số từ trên một cấu trúc trong dữ liệu nối tiếp
Các bit WL0 - WL1 lựa chọn chiều dài. Chiều dài dữ liệu cĩ thể là 8,12,16 hay 24 bit. Các bit PM0 - PM7 xác định tỉ số chia (từ 1÷256) của bộ chia tỉ lệ trước (prescale divider) ở trong xung clock phát ra của SSI. Các bit DC4 - DC0 điều khiển tỉ số chia cho các bộ chia tốc độ đồng bộ cấu trúc lập trình được dùng để phát ra xung đồng bộ cấu trúc. Trong mạng, tỉ số chia này cĩ thể được coi là số từ trên một cấu trúc. Trong chế độ thường tỉ số này được coi là số từ được truyền. Tỉ số cĩ tầm 1÷32 ở chế độ thường, 2÷32 ở chế độ mạng. Bit PSR (prescale range)điều khiển bộ chia 8 cố định trước trong chuỗi số với tỉ số chia trước thay đổi được. Khi PSR được xĩa, thì tỉ số chia trên được nối bỏ qua (bypass), cịn khi PSR là 1 thì bộ chia 8 được tính đến CRA chiếm vị trí bộ nhớ X:$FFEC.
SVTH:Huỳnh Quốc Trâm 3-37
Prescaler Range 0 = /1
1= /8
Word Length Cotrol 00 = 8 Bit/Word 01 = 12 Bit/Word 10 = 16 Bit/Word 11 = 24 Bit/Word
Frame Rate Devider Cotrol 00000 = 1
11111= 32
Error: Reference source not found
Ở chế độ điều khiển, các lệnh của DSP56002 được minh họa dưới đây thiết lập thanh ghi điều khiển CRA cho phép DSP56002 phát ra xung clock ngồi nối tiếp và tín hiệu đồng bộ cấu trúc ngồi cho CS4215:
Bit 15 của CRA được xĩa (PSR=0) để bỏ qua bộ chia tỉ số cố định.
Bit 0 và 1 được đặt (PW0=PW1=1) và các bit 2,3,4,5,6,7 được xĩa (PW2-PW7=0) để phát ra xung clock nối tiếp bằng 2.5 Mhz(40 Mhz/{2*4*2} tại chân SCK.
Bit 14 được đặt (WL1=1) và bit 13 (WL0=0) để chọn chiều dài từ là 16 bit.
Đặt 2 bit 8, 9 (DC0=DC1=1) và xĩa các bit 10, 11, 12 (DC2=DC3=DC4=0)để chọn 4 từ trên một khung chế độ mạng. Cịn mạng nào thì được lựa chọn bởi thanh ghi điều khiển CRB.
CRA EQU $FFEC
MOVEP #$4303,X :CRA ;40Mhz/16=2.5MhzSCLK,WL=16 bit, 4 W/F Ởû chế độ dữ liệu, các lệnh trên của DSP56002 thiết lập CRA cho phép DSP56002 nhận xung clock nối tiếp ngồi và tín hiệu đồng bộ cấu trúc từ CS4215. Trong cả 2 chế độ, hướng truyền trên các chân SCK và SC2 được điều khiển bởi CRB.