Bài thí nghiệm 5 môn học hệ thống số báo cáo lab5

Sơ đồ nguyên lý: d.. Sơ đồ nối dây:... Checklist: 3 Các chân IC đã được đặt chuẩn xác vị trí vào các lỗ trên breadboard 4 Các chân IC đã được kết nối điện với breadboard 5 Tất cả các kết

ĐẠ I H C QU C GIA TP H CHÍ MINH Ọ Ố Ồ TRƯỜNG ĐẠI HỌC BÁCH KHOA

KHOA KHOA H C VÀ K THU T MÁY TÍNH Ọ Ỹ Ậ

Báo cáo LAB5

Nhóm: 10 GVHD: Huỳ nh Phúc Ngh ị

Lớp: L03

Sinh viên:

2023

A Checklist đầu buổi

Checklist này cần được hoàn thành vào đầu buổi h c: ọ

1 Khu vực quanh KIT TN tr ng tr i, g n gàng ố ả ọ X

2 KIT thí nghiệm đã chạy self-test và xác định không có dấu

3 Các inputs và outputs c a KIT hoủ ạt động bình thường

4 Đo hiệu điện thế nguồn VCC của KIT đạt 5V

B Checklist cu i bu i ố ổ

Checklist này cần được hoàn thành vào cuối bu i hổ ọc:

1 Tất cả các dây nối đã được g và phân ỡ loại X

2 Tất cả các IC đều đã được n i lớ ỏng trước khi nh c ra khấ ỏi

breadboard

3 Tất cả các IC đều đã được phân lo i và tr lạ ả ại đúng ngăn

đựng

4 Thu dọn và trả KIT thí nghiệm

5 Thu dọn và hoàn trả VOM

6 Thu dọn và hoàn trả oscilloscope (nếu có)

7 Dọn sạch khu v c làm viự ệc

C Phần chu n b cho bài thí nghi m ẩ ị ệ

1 Bài 3 2 .1

Thiết kế, mô ph ng và th c hi n mỏ ự ệ ạch đếm xuống đồng b MOD-ộ 4 sử ụng d các D Flip-flop

Với mạch đếm xu ng MOD-4 thì ta c n s dố ầ ử ụng 2 bit tương ứng với 2

D Flip-flop Do đó ta cần sử d ng 1 IC 7474 ụ

a Bảng thực tr : ị

QBH

T

QAH

T

QBK

T

QAK

T

DB DA

b Sơ đồ Karnaugh:

A

B

Bảng 1 Sơ đồ Karnaugh c a Dủ B

A

B

Bảng 2 Sơ đồ Karnaugh c a Dủ

c Sơ đồ nguyên lý:

d Sơ đồ nối dây:

e Netlist:

STT Đầ u th nhất ứ Đầu th 2 ứ

4 Chân 6 c a ủ IC 7474 Chân 1 c a ủ IC 7486

5 Chân 9 c a ủ IC 7474 Chân 2 c a ủ IC 7486

6 Chân 12 c a ủ IC 7474 Chân 3 c a ủ IC 7486

7 Chân 2 c a ủ IC 7474 Chân 6 c a ủ IC 7474

c a 7474 ủ IC

f Checklist:

3 Các chân IC đã được đặt chuẩn xác vị trí vào các lỗ

trên breadboard

4 Các chân IC đã được kết nối điện với breadboard

5 Tất cả các kết nối giữa KIT và chân IC đều tốt

6 VCC và GND trên KIT không bị chạm nhau (không

đoản mạch)

7 Chân CLK (nếu có dùng) không chập với VCC

hoặc GND

8 Hiệu điện thế giữa VCC và GND của IC đạt 5V

9 Đã test và chụp hình đủ các trường hợp

2 Bài 2.3 2

Thiết kế, mô ph ng và th c hiỏ ự ện mạch 8- -1 Multiplexer s d ng IC 74151 to ử ụ

a Bảng th c tr : ự ị

C(S

2) B(S1) A(S0) D0 D1 D2 D3 D4 D5 D6 D7 Y

b Sơ đồ nguyên lý:

c Sơ đồ ố n i dây:

d Netlist:

3 Chân 7 c a 74151 ủ IC Chân 8 c a 74151 ủ IC

12 Chân 14 ủ IC 74151 (D5) c a

13 Chân 13 ủ IC 74151 (D6) c a

14 Chân 12 ủ IC 74151 (D7) c a

e Checklist:

1 KIT thí nghiệm đã ắ trướ khi ắ IC t t c c m X

2 Kiểm tra và nắ ạn l i chân IC X

3 Các chân IC đã được đặt chu n xác v ẩ ị trí vào các l ỗ

trên breadboard

4 Các chân IC đã được k t n i ế ố điện với breadboard

5 Tất c các k t n i ả ế ố giữa KIT và chân IC đề ốt u t

6 VCC và GND trên KIT không ị chạ b m nhau

(không đoản mạch)

7 Chân CLK(nế cóu dùng) không chập với VCC

hoặc GND

8 Hiệu điện thế giữa VCC và GND c a ủ IC đạt 5V

9 Đã test và ch p ụ hình đủ các trường hợp

3 Bài 3.3 2.

Thiết kế và mô ph ng m ch 3-ỏ ạ to-8 Decoder s d ng IC 74138 trong ử ụ Logisim

a Netlist:

1 5V KTN Chân 16 ủ IC c a 74138

2 GND KTN Chân 8 c a ủ IC 74138

3 SW1 (A) Chân 1 c a 74138 ủ IC

4 SW2 (B) Chân 2 c a ủ IC 74138

5 SW3 (C) Chân 3 c a ủ IC 74138

6 SW4 (G2A) Chân 4 c a 74138 ủ IC

7 SW5 (G2B) Chân 5 c a 74138 ủ IC

8 SW6 (G1) Chân 6 c a ủ IC 74138

9 Y0 Chân 15 c a ủ IC 74138

10 Y1 Chân 14 c a ủ IC 74138

11 Y2 Chân 13 c a ủ IC 74138

12 Y3 Chân 12 c a ủ IC 74138

13 Y4 Chân 11 c a ủ IC 74138

14 Y5 Chân 10 c a ủ IC 74138

15 Y6 Chân 9 c a 74138 ủ IC

16 Y7 Chân 7 c a 74138 ủ IC

b Sơ đồ mô phỏng:

c Checklist:

1 KIT thí nghiệm đã ắ trướ khi ắ IC t t c c m X

2 Kiểm tra và nắn l i chân ạ IC X

3 Các chân IC đã được đặt chuẩn xác vị trí vào các l ỗ

trên breadboard

4 Các chân IC đã được k t n i ế ố điện với breadboard

5 Tất c các k t n i ả ế ố giữa KIT và chân IC đề ốt u t

6 VCC và GND trên KIT không ị chạ b m nhau

(không đoản ạch)m

7 Chân CLK(nế cóu dùng) không chập với VCC

hoặc GND

8 Hiệu điện thế giữa VCC và GND c a ủ IC đạt 5V

9 Đã test và ch p ụ hình đủ các trường hợp

4 Bài 2.3.4

Thiết k và mô phỏng b so sánh 8-bit sử d ng IC 7485 trong Logisim ế ộ ụ

IC 7485 là m ch so sánh 2 s ạ ố nhị phân 4 bit Do đó để ạo ra đượ t c b so ộ sánh 8-bit ta cần sử ụng 2 IC 7485 để so sánh 4 bit đầ d u tiên của 2 số, sau

đó là 4 bit tiếp theo của 2 số theo b ng th c trả ự ị:

Với bảng th c tr ta có th v ự ị ể ẽ sơ đồ mạch như sau:

a Netlist:

STT Đầu th nh t ứ ấ Đầu th hai ứ

19 Chân 2 c a ủ U1 Chân 7 c a ủ U2

20 Chân 3 c a ủ U1 Chân 6 c a ủ U2

21 Chân 4 c a ủ U1 Chân 5 c a ủ U2

22 LED(0) (A > B) Chân 5 c a ủ U1

23 LED(1) (A = B) Chân 6 c a ủ U1

24 LED(2) (A < B) Chân 7 c a ủ U1

b Checklist:

1 KIT thí nghiệm đã ắ trướ khi ắ IC t t c c m X

2 Kiểm tra và nắ ạn l i chân IC X

3 Các chân IC đã được đặt chu n xác v ẩ ị trí vào các l ỗ

trên breadboard

4 Các chân IC đã được k t n i ế ố điện với breadboard

5 Tất c các k t n i ả ế ố giữa KIT và chân IC đề ốt u t

6 VCC và GND trên KIT không ị chạ b m nhau

(không đoản ạch)m

7 Chân CLK(nế cóu dùng) không chập với VCC

hoặc GND

8 Hiệu điện thế giữa VCC và GND c a ủ IC đạt 5V

9 Đã test và ch p ụ hình đủ các trường hợp

D Phi u ch m k t qu thí nghi m ế ấ ế ả ệ

Bài thí nghiệm 1 Bài soạn Thực hành 2.3 1

2.3 2

2.3.3

2.3.4