Bước đầu tiên trong việc xây dựng một mạch điện là biểu diễn hàm Boole của nó bằng một biểu thức được lập bằng cách dùng các phép toán cơ bản của đại số Boole.. Ở cuối chương này, ta sẽ
CƠ SỞ ĐẠI SỐ LOGIC
Cơ sở đại số Logic
Các mạch điện trong máy tính và thiết bị điện tử khác hoạt động với các đầu vào và đầu ra dưới dạng số 0 và 1 Những mạch này có thể được xây dựng từ các phần tử cơ bản có hai trạng thái khác nhau, như chuyển mạch với hai vị trí mở hoặc đóng, và các dụng cụ quang học với trạng thái sáng hoặc tối Năm 1938, Claude Shannon đã chứng minh rằng các quy tắc cơ bản của lôgic do George Boole đề xuất vào năm 1854 có thể áp dụng trong việc thiết kế các mạch điện này.
Các quy luật tư duy của ông đã được áp dụng để thiết kế mạch điện, tạo nền tảng cho đại số Boole Hoạt động của mạch điện được xác định bởi hàm Boole, xác định giá trị đầu ra cho mỗi tập đầu vào Để xây dựng mạch điện, bước đầu tiên là biểu diễn hàm Boole bằng biểu thức sử dụng các phép toán cơ bản của đại số Boole Biểu thức này có thể chứa nhiều phép toán không cần thiết Cuối chương, chúng ta sẽ tìm hiểu các phương pháp để tối giản biểu thức, bao gồm bản đồ Karnaugh và phương pháp Quine-McCluskey, giúp thiết kế mạch điện hiệu quả.
Đại số logic hay còn gọi là đại số Boole do 1 nhà toán học người Anh tên George Boole sáng tạo ra giữa thế kỷ 19.
Chỉ nhận một trong hai giá trị là 0 và 1.
0 và 1 trong đại số logic biểu thị 2 quan hệ đối lập nhau như, cao thấp, đúng sai, có hoặc không
Các quy tắc toán học trong đại số logic có nhiều điểm tương đồng và nhiều điểm khác biệt so với các quy tắc toán học thông thường.
Trong lĩnh vực điện, điện tử số, mức 0 và 1 biểu thị hai mức điện áp cao và thấp
1.1.2 Các công thức, quy tắc và định luật a Các quy ƣớc cơ bản
Biến logic x được định nghĩa là một biến chỉ có hai giá trị 0 hoặc 1, biểu thị cho hai trạng thái đối lập là có hoặc không Nó thuộc tập hợp B = {0; 1}, với B đại diện cho hệ nhị phân (binary).
Thiết kế mạch biểu quyết cho hội đồng giám khảo gồm 5 người cho phép quyết định vấn đề dựa trên số phiếu thuận Nếu đa số giám khảo bấm nút bỏ phiếu thuận, đèn sẽ sáng, chứng tỏ vấn đề được chấp thuận Trong bài toán này, các giám khảo được đại diện bởi 5 biến số {x1, x2, x3, x4, x5}, trong đó xi = 1 nếu giám khảo bấm nút và xi = 0 nếu không bấm nút.
Bài toán logic thường bao gồm nhiều biến logic đầu vào khác nhau Tập n biến logic sẽ tạo ra 2 tổ hợp giá trị, tương ứng với 2 trường hợp n có thể xảy ra trong bài toán Khi xây dựng bài toán logic, số lượng biến đầu vào cần thiết sẽ được xác định dựa trên số trạng thái điều khiển yêu cầu, nhằm tối ưu hóa việc điều khiển của mạch.
Hàm logic f(x) được định nghĩa là một hàm logic khi các biến đầu vào của nó là các biến logic, và giá trị đầu ra của hàm chỉ có thể là 0 hoặc 1.
Để thiết kế mạch biểu quyết cho hội đồng giám khảo, cần đảm bảo rằng nếu đa số giám khảo bấm nút bỏ phiếu 5 thuận, đèn sẽ sáng và vấn đề sẽ được chấp thuận.
Tín hiệu ra đèn được biểu diễn qua hàm f, trong đó đèn sẽ sáng khi đa số giám khảo bấm nút đồng ý Hàm f chỉ nhận hai giá trị: f = 1 khi đèn sáng và f = 0 khi đèn tắt.
Quan hệ giữa biến số và hằng số:
Phép toán XOR với hằng số:
Vậy ta có thể viết:
F Triển khai hàm tương đương- XNOR qua các c ng NOT AND OR ổ
Ta có thể triển khai định luật Demorgan cho hàm F (hoặc quy tắc đảo một hàm số), ta có:
Ví dụ 1.1.2.3: Chứng minh AA B C ABC ABC
Vậy theo hệ quả 1 ta có
→ Điều phải chứng minh c Các định luật
Định luật phân phối : A.(B + C) = AB + AC
Luật toán học với XOR:
- Luật phân phối: AB( C )AB AC
- Luật đổi chỗ nhân quả: Nếu ABC Thì
Định lý triển khai hàm
Trong một đẳng thức logic bất kỳ, nếu ta thay thế một biến số nào đó bằng một hàm số thì đẳng thức không đổi
Ví dụ 1.1.2.3: Ta có AB A B
Vậy nếu ta thay hàm Z vào biến B thì ta có
CBAABC Đẳng thức không đổi vì đây chính là đẳng thức demorgan cho 3 biến Ứng dụng:
- Tạo ra công thức mới từ công thức đã biết
- Mở rộng phạm vi ứng dụng của một công thức
Quy tắc đảo một hàm số Để có được hàm f từ hàm f ta thực hiện như sau:
- Đổi dấu nhân thành dấu cộng và cộng thành nhân
- Đổi giá trị 0 thành 1 và 1 thành 0
- Đổi biến số thành đảo biến số và ngược lại
Chú ý: Phép đảo trên nhiều biến số phải được giữ nguyên
Ví dụ 1 1.2.4: Tìm hàm f biết a 1 f AB A(C B) 1 f AB BC b 2f (AB).ACB f 2 AB.(B C)
Hàm f và f 1 2được gọi là đối ngẫu với nhau khi
- Giá trị 1 và giá trị 0 Đổi chỗ cho nhau 1 cách tương ứng
Ví dụ 1.1.2.5: f 1 ABABC đối ngẫu với 2 f AB(A B C)
Trong toán học, đối ngẫu giữa các biểu thức rất quan trọng Ví dụ, nếu có đẳng thức f3 = A + B, thì đối ngẫu của nó là f4 = A(B + C) Điều cần lưu ý là đối ngẫu là tương hỗ, nghĩa là nếu một đẳng thức đã tồn tại với hai biểu thức ở vế trái và vế phải, thì đối ngẫu của chúng cũng tạo thành một đẳng thức hợp lệ.
Lấy đối ngẫu 2 vế ta có Đối ngẫu vế trái = AB + AC + AD Đối ngẫu vế phải = A(B + C + D)
Do đối ngẫu vế trái bằng đối ngẫu vế phải, nên đẳng thức được chứng minh Ứng dụng :
- Áp dụng quy tắc đối ngẫu có thể đơn giản hoá việc chứng minh một số đẳng thức
- Nếu một đẳng thức đã được chứng minh thì đối ngẫu của nó cũng đúng mà không cần phải chứng minh
1.1.3 Các hàm và các phần tử logic cơ bản a Cổng NOT ( cổng đảo)
Cổng NOT được minh họa trong Hình 1.1, với chuyển mạch A (công tắc) được kết nối song song với LED Khi dòng điện chạy qua mạch, LED sẽ sáng, điều này chỉ xảy ra khi chuyển mạch A ở trạng thái hở Chuyển mạch A đóng vai trò là biến của hàm NOT, trong khi trạng thái của LED thể hiện giá trị của hàm NOT, được ký hiệu là Y.
Hình 1.1 Mạch điện mô t c ng NOT ả ổ
Bi u th c sau mô t m i quan hể ứ ả ố ệ giữa hàm và bi n cế ủa hàm NOT
Cấu trúc chân thực tế:
Hình 1.2: Sơ đồ cấu trúc chân IC 7404
Mô hình hàm AND được thể hiện qua hai công tắc A và B mắc nối tiếp với nhau, kết nối với điện trở R và LED Khi có dòng điện chạy qua mạch, LED sẽ sáng, nhưng chỉ khi cả hai công tắc A và B cùng đóng Trạng thái của LED phản ánh giá trị đầu ra của hàm AND, được ký hiệu là Y.
Hình 1.3 Mạch điện mô tả cổng AND
Cấu trúc chân thực tế (IC 7408):
Hình 1.4: Cấu trúc chân IC 7408
Y = 0 khi một hoặc tất cả các đầu vào bằng 0
Y = 1 khi A & B & C …(tất cả các đầu vào) đều bằng 1 c Cổng OR (Cổng cộng)
Hai chuyển mạch A và B được đấu song song và nối tiếp với điện trở R và LED Khi dòng điện chạy qua mạch, LED sẽ sáng LED chỉ tắt khi cả hai chuyển mạch A và B đều mở Trạng thái của LED tương ứng với giá trị của hàm OR, được ký hiệu là F.
Hình 1.5: Mạch điện mô tả cổng OR
C u trúc chân thấ ực tế (IC 7432):
Vậy: Y = 1 khi và ch khi A = 1 ho c B = 1 hoỉ ặ ặc tất cả đầ u vào b ng 1 ằ d Cổng NAND (NOT AND)
C u trúc chân thấ ực tế (IC7400 ):
V y: Y = 1 khi và ậ chỉ khi A = 0 ho c B = 0 hoặ ặ ấc t t cả đầ u vào b ng 0 ằ e Cổng NOR (NOT OR)
Cấu trúc chân thực tế IC 7402:
Hình 1.8: Cấu trúc chân IC 7402
Vậy: Y = 1 khi và chỉ khi tất cả đầu vào đều bằng 0 f Cổng XOR (hàm cộng modul)
Cấu trúc chân thực tế IC 7486:
Hình 1.9: Cấu trúc chân IC 7486
Vậy: Y = 1 khi và chỉ khi A ≠ B g Cổng XNOR (đảo của hàm XOR)
Cấu trúc chân thực tế IC 4077:
Hình 1.10: Cấu trúc chân IC 4077
Vậy: Y = 1 khi và chỉ khi A = B
Phương pháp biểu diễn hàm logic
Tuỳ vào đặc điểm của hàm logic mà ta có những phương pháp biểu thị hàm logic khác nhau Cụ thể ta có 4 phương pháp biểu thị
1.2.1 Bảng chân lý a Khái niệm:
Là bảng mô tả quan hệ giữa giá trị của hàm logic tương ứng với giá trị của tổ hợp các biến logic
Mỗi biến số đầu vào nhận 2 giá trị là 0 hoặc 1, như vậy với n biến số đàu vào ta có
2 n tổ hợp giá trị khác nhau của chúng.
Bảng chân lý sẽ liệt kê tất cả các giá trị của biến đầu vào và các giá trị đầu ra tương ứng với từng tổ hợp đó
Thiết kế mạch biểu quyết cho hội đồng giám khảo 3 người yêu cầu rằng nếu đa số giám khảo bấm nút đồng ý, đèn sẽ sáng và vấn đề được chấp thuận Bảng trạng thái của mạch này cần được lập để thể hiện mối quan hệ giữa các phiếu bầu và kết quả cuối cùng.
Gọi 3 vị uỷ viên trong hội đồng là 3 biến số A, B, C
Khi các vị giám khảo bấm nút chấp thuận thì biến số bằng 1
Nếu các vị giám khảo phủ quyết thì biến số bằng 0
Gọi F là tín hiệu ra đèn:
Ta có bảng chân lý sau:
Theo quy định, để vấn đề được thông qua trong hội đồng 3 uỷ viên, ít nhất 2 trong số 3 uỷ viên phải bấm nút chấp thuận Điều này có nghĩa là khi có 2 biến bất kỳ bằng 1, hàm F sẽ trả về giá trị 1 Do đó, hàm F có thể được xác định dựa trên điều kiện này.
8 1 1 1 1 Đây chính là bảng chân lý của bài toán b Đặc điểm bảng chân lý
Rõ ràng, trực quan, nếu xác định được giá trị đầu vào ta có thể tra bảng để xác định được giá trị đầu ra
Thuận lợi trong quá trình giải quyết một bài toán logic thực tế
Nhược điểm của bảng chân lý là sẽ rất phức tạp và cồng kềnh nếu có nhiều biến số đầu vào
Các trạng thái cần được liệt kê đầy đủ về mặt nguyên tắc, không nhất thiết phải theo thứ tự Tuy nhiên, để tránh nhầm lẫn và bỏ sót, người ta thường sắp xếp chúng theo thứ tự trọng số tăng dần của số nhị phân.
Phương pháp biểu thức hàm số, hay còn gọi là phương trình logic, sử dụng các phép toán AND, OR, NOT để thể hiện mối quan hệ logic giữa các biến trong hàm.
Ta công nhận một định lý như sau: Định lý: một hàm logic bất kỳ luôn biểu diễn được dưới dạng chuẩn tắc tuyển và chuẩn tắc hội
Hàm cho dưới dạng một tổng của các tích được gọi là dạng tuyển
- Mỗi số hạng được gọi là một phần tử của tuyển
- Mỗi phần tử của tuyển mà bao gồm đầy đủ các biến thì được gọi là phần tử đầy đủ của tuyển
- Nếu mọi phần tử của tuyển mà đều là phần tử đầy đủ thì hàm được gọi là hàm chuẩn tắc tuyển
Hàm cho dưới dạng một tổng của các tích được gọi là dạng hội
- Mỗi thừa số được gọi là một phần tử của hội
- Mỗi phần tử của hội mà bao gồm đầy đủ các biến thì được gọi là phần tử đầy đủ của hội
- Nếu mọi phần tử của hội mà đều là phần tử đầy đủ thì hàm được gọi là hàm chuẩn tắc hội a Hàm chuẩn tắc tuyển
Trên bảng chân lý ta chỉ quan tâm tới các tổ hợp biến mà làm cho hàm có giá trị bằng 1
Số lần hàm bằng 1 chính là số phần tử của tuyển
Trong tổ hợp mà a quan tâm, các biến có giá trị bằng 1 được viết nguyên, trong khi các biến có giá trị bằng 0 được viết dưới dạng đảo biến.
Kết quả là mỗi phần tử của tuyển sẽ là một số hạng dạng tích tương ứng với tổ hợp đang xét
Lấy tổng các tích đó ta sẽ được hàm chuẩn tắc tuyển
Ví dụ 1.2.2.1: Ta quay lại bảng trạng thái của bài hội đồng giám khảo 3 người
Mỗi phần tử của tuyển mà bao gồm đầy đủ các biến (xuất hiện dưới dạng nguyên hoặc dạng đảo) được gọi là số hạng nhỏ nhất.
Mỗi số hạng nhỏ nhất được gọi là một mintec – ký hiệu là m
Ký hiệu các mintec như sau
Như vậy, ta có thể viết
- Là một số hạng có dạng tuyển
- Là phần tử cơ bản của hàm logic
- Là phần tử rút gọn của dạng chuẩn tắc tuyển
Ví dụ 1.2.2.2: FABCABCABC ABC dạng chuẩn tắc tuyển = ABC ABC ABC ABC ABC ABC
= ABC( C )AC B( B )BC A( A )AB AC BC b Hàm chuẩn tắc hội
Trên bảng chân lý, ta chỉ quan tâm tới những tổ hợp biến mà làm cho hàm có giá trị bằng 0
Số lần hàm bằng không chính là số phần tử của hội
Trong tổ hợp mà ta quan tâm, biến có giá trị bằng 0 viết nguyên biến, biến có giá trị bằng 1 viết đảo biến
Mỗi phần tử của hội sẽ là một thừa số dạng tổng
Lấy tích của các tổng đó, ta được hàm chuẩn tắc hội
Mỗi phần tử của hội bao gồm đầy đủ các biến xuất hiện một lần, dưới dạng nguyên hoặc dạng đảo, được gọi là thừa số lớn nhất hay còn gọi là Maxtec, ký hiệu là M.
Ví dụ 1.2.2.3: Trên bảng chân lý ta có các phần tử của hội như sau
Các Maxtec tương ứng như sau:
( AB C= 001 = 1 10 M 1 … A B C= 111 = 7 10 m 7 Vậy ta có thể viết
Z M.0M.1M.2M4 (0,1,2,4) c Kết luận về biểu thức hàm số
- Dùng các ký hiệu logic để biểu thị một quan hệ logic giữa biến và hàm làm cho cách viết gọn hơn, tính khái quát cao hơn
- Tiện cho việc sử dụng công thức định lý để biến đổi
- Tiện cho việc chuyển đổi sang sơ đồ logic
- Không trực quan bằng bảng chân lý
1 2.3 Bảng Karnaugh Đây là phương pháp biểu thị hàm logic dựa trên một bảng quan hệ
Trên bảng Karnaugh, điền các phần tử của hàm logic ta được bảng Karnaugh của hàm logic đó
Nguyên tắc xây dựng bảng:
- Để xây dựng bảng karnaugh ta cần xác định số biến số đầu vào
- Với n biến số ta sẽ có một bảng chữ nhật với 2 n ô tương ứng với 2 n trạng thái Mỗi ô sẽ tương ứng với một phần tử
- Các ô nằm cạnh nhau hoặc đối xứng nhau chỉ khác nhau ở một biến số.
- Các cột và các hàng của bảng, được ghi các tổ hợp giá trị của các biến số
Bảng 1.1: Bảng karnauht a) hai biến; b) 3 biến; c) 4 biến; d) 5 biến
Giá trị trọng số các ô: a) b) c)
Bảng 1.2: Bảng giá trị trọng số tương ứng với: a)4 biến; b) 5 biến; c) 6 biến Đặc điểm: Số biến tăng thì độ phức tạp càng tăng nhanh
- Trường hợp 1: Điền cho hàm ở dạng chuẩn tắc tuyển
Căn cứ trên hàm đã cho điền số 1 vào những ô mà ở đó tổ hợp biến làm cho hàm có giá trị bằng 1 Điền số 0 vào những ô còn lại
Trên bảng chân lý quy định, 1 là giá trị của biến số và 0 là giá trị của đảo biến
Ví dụ 1.2.3.1: Điền hàm sau vào bảng Karnaugh
Vậy ta điền số 1 vào ô 1011, 0110
- Trường hợp 2: Điền cho hàm ở dạng chuẩn tắc hội
Căn cứ trên hàm đã cho điền số 0 vào những ô mà ở đó tổ hợp biến làm cho hàm có giá trị bằng 0
Trên bảng Karnaugh quy định, 0 là giá trị của biến số và 1 là giá trị của đảo biến
Ví dụ 1.2.3.2: Điền hàm sau vào bảng Karnaugh
Vậy ta điền số 0 vào ô 0100, 1001
Trường hợp 3: Điền cho hàm chưa ở dạng chuẩn tắc
Chuyển hàm về dạng chuẩn tắc
Điền như trường hợp 1 và 2
Ví dụ 1.2.3.3: Điền hàm sau vào bảng Karnaugh
Ghi chú: Để có thể thực hiện nhanh quá trình điền mà không mất công chuyển về dạng chuẩn tắc, ta có thể thực hiện như sau:
- Tìm tất cả các ô mà có tổ hợp ABD bằng 1
- Điền số 1 vào tất cả các ô đó
- Với dạng chuẩn tắc hội ta thực hiện tương tự
Trường hợp 4: Điền bảng giá trị vào bảng Karnaugh ở dạng chuẩn tắc tuyển
Căn cứ trên hàm đã cho điền số vào những ô mà ở đó tổ hợp biến làm cho 1 hàm có giá trị bằng 1
Trên bảng Karnaugh quy định, là giá trị của biến số và là giá trị của đảo 1 0 biến
Ví dụ 1.2.3.4 : Cho hàm F(A, B, C, D) ( 1 , 3 , 9 , 11 12 , 13 , , 14 , 15 ) ( 0 N , 4 , 8 ) Điền giá trị vào bảng Karnaugh
Trường hợp 5: Điền bảng giá trị vào bảng Karnaugh ở dạng chuẩn tắc hội
Căn cứ trên hàm đã cho điền số vào những ô mà ở đó tổ hợp biến làm cho 0 hàm có giá trị bằng 0
Trên bảng Karnaugh quy định, 0 là giá trị của biến số và là giá trị của đảo 1 biến
Ví dụ 1.2.3.5: Cho hàm F 2 (A, B, C) ( 2 , 4 , 7 ) N ( 0 , 1 ) Điền giá trị vào bảng Karnaugh
Sử dụng các ký hiệu của các cổng logic để biểu thị một cấu trúc logic trên một bản vẽ, ta được một sơ đồ logic
Sơ đồ logic, hay còn gọi là mạch logic, là một phương pháp biểu diễn hàm logic gần gũi với thực tế, với các ký hiệu của các cổng logic tương ứng với các linh kiện thực tế Điều này giúp người dùng dễ dàng tra cứu và hiểu rõ hơn về các thành phần trong mạch bằng cách tham khảo sổ tay tra cứu IC.
Như vậy ta đã sử dụng các ký hiệu của các cổng logic để thay cho các phép toán
Có 3 cổng logic cơ bản là AND, OR, NOT và các cổng khác được phát triển dựa trên 3 cổng cơ bản này
Ví dụ 1.2.4.1: Vẽ sơ đồ mạch biểu diễn hàm logic được cho dưới dạng bảng như sau:
- Nhận thấy: tương ứng với cổng NOR có 2 đầu vào là A, B Gọi đầu ra của cổng này là D
- BC tương ứng với cổng AND có 2 đầu vào là B, C Gọi đầu ra của cổng này là
→ tương ứng với đầu ra của cổng OR có 2 đầu vào là D, E
Lưu ý : Có nhiều phương thức th c hi n ự ệ sơ đồ logic mà tính ch t c a m ch không ấ ủ ạ thay đổi
Ví d 1.2.4.2 ụ : Thực hiện sơ đồ logic đểbiểu th hàm sau: ị
Vậy việc thực hiện sơ đồ nào phải tùy vào yêu cầu của đầu bài hoặc nhu cầu thực tế để ta chọn phương thức phù hợp
1 3 Tối thiểu hoá hàm logic
Mục đích: Giảm số lượng cấu kiện, tăng độ tin cậy của hệ thống
1.3.1 Khái niệm tối thiểu hoá a Nguyên nhân:
Một hàm logic có thể được biểu diễn bằng nhiều phương thức khác nhau, trong đó một số phương thức có thể làm cho mạch trở nên cồng kềnh và tiêu tốn nhiều linh kiện, trong khi những phương thức khác chỉ yêu cầu số linh kiện tối thiểu mà vẫn đảm bảo tính chất hoạt động của mạch Vậy, tối thiểu ở đây được hiểu là việc sử dụng số lượng linh kiện ít nhất cần thiết để duy trì hiệu suất và chức năng của mạch.
Tối thiểu hóa một hàm là phương pháp biến đổi tương đương nhằm tạo ra mạch (phương trình logic) gọn gàng nhất, với số lượng phép tính và đầu vào tối thiểu, mà vẫn đảm bảo không làm thay đổi tính năng của mạch.
Tối thiểu hoá là tìm dạng biểu diễn đại số đơn giản nhất của hàm c Tối thiểu hoá hàm dạng tuyển (sử dụng AND O– R)
Giả thiết ta có 1 hàm F và F 1 2 tương đương như sau:
Sơ đồ mạch như hình vẽ
Hình 1.11:Biểu diễn hàm F 1và F2
- Số đầu vào tầng 1 là 12
- Số đầu vào tầng 2 là 4.
- S u vào cố đầ ủa tầng 1 là 6
- S u vào t ng 2 là 3 ố đầ ầ Phương pháp sử dụng :
Ta cần biến đổi hàm s ố để:
- S hố ạng đích là ít nhất
- S bi n s c a mố ế ố ủ ỗi số ạ h ng là ít nh t ấ a b c a b c a b c a b c
2 ( ) d Tối thiểu hoá hàm d ng chu n t c h i (S d ng ạ ẩ ắ ộ ử ụ OR – AND)
Ví d 1.3.1.2 ụ : Ta có hàm F như sau:
Ta cần biến đổi để:
- Thừa số đích là tối thiểu
- Biến s cố ủa mỗi thừa s ốlà tối thiểu
1.3.2 Tối thiểu hoá bằng bảng Karnaugh a Nguyễn tắc
Trên bảng Karnaugh, khi có hai số hạng nhỏ nhất hoặc thừa số lớn nhất nằm cạnh nhau hoặc đối xứng, chúng ta có thể nhóm lại và loại bỏ n biến.
Biến được bỏ đi là biến mà trong nhóm vừa được gộp lại xuất hiện cả biến và đảo biến
Bỏ đi biến A Bỏ đi biến A, B
(Vì biến A xuất hiện cả 0 và 1) (Biến A và B trong nhóm gộp có cả 0 và 1)
Bỏ được biến A, B, C Bỏ được biến A, C, D
2 phần tử gộp lại bỏ đi 1 biến
4 phần tử gộp lại bỏ đi 2 biến
2 n phần tử gộp lại bỏ đi n biến
Bỏ được biến A, C Bỏ được biến A, C
- Sau khi loại được những biến không cần thiết thì công việc còn lại là đưa ra hàm tối giản
Để tối giản hàm, việc này phụ thuộc vào hàm nguồn trong bảng Karnaugh, có thể ở dạng chuẩn tắc tuyển hoặc chuẩn tắc hội Các bước để tối thiểu hóa hàm sẽ giúp đưa ra hàm tối thiểu tương ứng.
- Vẽ bảng Karnaugh của hàm đang xét
- Gộp các số hạng nhỏ nhất (trong trường hợp hàm nguồn đưa vào dạng chuẩn tắc tuyển) – rồi chọn các nhóm
- Gộp các thừa số lớn nhất (trong trường hợp hàm nguồn đưa vào bảng dạng chuẩn tắc hội) – rồi chọn các nhóm
- Loại bỏ bớt các biến số không cần thiết trong mỗi nhóm gộp
- Viết lại biểu thức tối thiểu dưới dạng hàm AND – OR
Ch n các nhóm và vi t bi u thọ ế ể ức
Chọn các nhóm và viết biểu thức
- Phải bao gồm các số hạng nhỏ nhất hay các thừa số lớn nhất của hàm nguồn (phải bao gồm đủ các phần tử)
- Số nhóm được chọn phải ít nhất
- S ph n tố ầ ử trong các nhóm được ch n ph i nhi u nh t (ọ ả ề ấ để giảm được nhi u biề ến số)
Như vậy trong ví dụ này, dù có thể khoanh được nhiều nhóm khác nhau, nhưng ta khoanh và chọn nhóm a, b, c là tối ưu
Vậy hàm tối thiểu s là: ẽ
- Vòng gộp càng to càng tốt (vì càng giảm được nhiều biến số)
- Mỗi vòng gộp phải ít nhất một phần tử không có trong vòng gộp khác
- Mọi phần tử trong bảng đều phải được khoanh vòng không được bỏ sót
- Trong trường hợp có nhiều phương án khoanh vòng thì phải so sanh giữa các phương án để tìm ra hàm tối thiểu nhất
TÓM TẮT NỘI DUNG CHƯƠNG 1
Chương 1 giới thiệu nội dung chính : Các công thức và định lí cơ bản của đại số logic, phương pháp biểu thị và tối thiểu hóa hàm logic Đại số logic là phương pháp quan trọng nghiên cứu mạch số, dùng đại số logic có thể trừu tượng hóa các quan hệ logic của một mạch điện thành biểu thức đại số logic, hơn nữa có thể dùng các phép toán logic để giải quyết những vấn đề phân tích và thiết kế mach logic
Sau khi nghiên cứu các khái niệm và công thức cơ bản của đại số logic, chúng ta đã học tập 4 phương pháp biểu thị hàm logic, đó là:
Bảng chân lý là công cụ liệt kê giúp thể hiện mối quan hệ giữa giá trị của hàm số và các tổ hợp giá trị của biến Ưu điểm của nó là tính trực quan và rõ ràng, nhưng nhược điểm là sự phức tạp gia tăng nhanh chóng khi số biến của hàm tăng lên.
Biểu thức hàm logic kết nối hàm với biến thông qua các phép toán logic như AND, OR và NOT Dù trong các trường hợp quan hệ phức tạp và nhiều biến logic, việc sử dụng biểu thức và phương pháp biểu thị logic đơn giản giúp thực hiện các phép toán logic một cách hiệu quả và tối ưu hóa bằng công thức dễ dàng hơn.
3 Sơ đồ logic Đây là phương pháp biểu thị hàm logic tương đối tiếp cận thực tế công trình Vì kí hiệu phần tử logic trong sơ đồ thông thương biểu thị một phần tử mạch điện cụ thể, nên đồng thời đó là sơ đồ mạch logic Trong thực tế khi tìm hiểu chức năng logic của hệ thống số hoặc một điều khiển số, ta dựa vào sơ đồ logic, vì sơ đồ logic biến chức năng logic của mạch điện thực tế rất phức tạp thành sơ đồ quan hệ logic rõ ràng và có thứ tự Khi thiết kế để sản xuất thiết bị số, đầu tiên phải thiết kế logic, vẽ sơ đồ logic, rồi mới chuyển sang mạch điện thực tế
MẠCH LOGIC TỔ HỢP
Khái niệm
2.1.1 Đặc điểm cơ bản và phương pháp thiết kế mạch logic tổ hợp
Chương 1 đã khảo sát các phép toán của tất cả các cổng logic và việc sử dụng đại số Boolean để mô tả và phân tích các mạch kết hợp từ các cổng logic Các mạch này được gọi là mạch logic tổ hợp, vì mức tín hiệu đầu ra chỉ phụ thuộc vào tổ hợp các tín hiệu vào tại thời điểm đó, trên mạch không có phần tử nhớ cũng như các đặc tính nhớ a Đặc điểm cơ bản
Mạch tổ hợp là loại mạch mà giá trị tín hiệu đầu ra tại một thời điểm nhất định chỉ phụ thuộc vào tổ hợp giá trị của các biến đầu vào tại thời điểm đó Điều này có nghĩa là các trạng thái trước đó của mạch không ảnh hưởng đến tín hiệu đầu ra ở thời điểm sau Phương pháp biểu thị chức năng logic là một phần quan trọng trong việc thiết kế và phân tích các mạch tổ hợp.
Mô hình toán học của mạch logic tổ hợp được biểu thị như sau:
Hình 2.1: Mạch logic tổ hợp tổng quát
Mạch có: o n đầu vào (x); X ={X1, X2, … Xn} o m đầu ra (y) ; Y = {Y1, Y2, … Y } m
Phương trình quan hệ mô tả như sau:
Phân tích mạch tổ hợp
Để phân tích mạch logic và xác định hàm logic hoặc bảng chân lý, cần thực hiện các bước sau: đầu tiên, viết biểu thức logic bằng cách tuần tự từ đầu vào đến đầu ra, hoặc ngược lại Tiếp theo, nếu cần thiết, rút gọn biểu thức đến mức tối thiểu bằng phương pháp đại số hoặc hình vẽ Cuối cùng, lập bảng chân lý bằng cách tính toán các giá trị hàm logic của tín hiệu đầu ra tương ứng với tất cả các tổ hợp có thể của tín hiệu đầu vào.
Thiết kế mạch tổ hợp
Quy trình thiết kế thường được thực hiện theo một số bước sau đây:
- Phân tích yêu cầu và xác định tín hiệu vào - ra
- Xác định bảng trạng thái hay bảng chân lý
- Sử dụng bảng Karnaugh hoặc bằng biểu thức logic.
- Đưa ra hàm tối thiểu: tổng của tích hoặc tích của tổng
- Vẽ sơ đồ logic bằng các cổng AND - OR hoặc OR - AND
- Biến đổi sang sơ đồ vi mạch thông dụng
- Chọn linh kiện và ráp mạch
- Ta phải đặt bài toán dưới dạng bài toán logic.
- Xác định các biến số đầu vào và hàm đầu ra
- Xác định quan hệ giữa hàm và biến
- Ta phải lập ra các quy ước, các giả thiết
- Đặt tên đầy đủ các hàm và biến số
Ví dụ: Trở lại bài toán 3 vị giám khảo
Ta quy ước: Vị giám khảo đóng công tắc để đồng ý biểu quyết thì biến số nhận giá trị 1, còn lại là biến số nhận giá trị 0
Khi bài toán có nhiều trường hợp hoặc dữ kiện chưa đầy đủ, cần đặt ra các giả thiết để giải quyết từng trường hợp một cách hiệu quả.
Tất cả các trạng thái tín hiệu vào đều được liệt kê đầy đủ Nếu có bất kỳ tổ hợp nào của biến đầu vào mà không có trạng thái tương ứng của tín hiệu đầu ra, chúng ta coi đó là trạng thái không xác định và đánh dấu đầu ra bằng ký hiệu "x".
Khi số lượng biến số ít, phương pháp tối thiểu hóa bằng bìa Karnaugh là lựa chọn hiệu quả Tuy nhiên, nếu số biến số nhiều hơn, việc tối thiểu hóa nên được thực hiện bằng phương pháp đại số.
Sau khi tối thiểu hóa chúng ta đưa ra hàm dưới dạng tuyển /hội hoặc chuẩn tắc tuyển/ chuẩn tắc hội
Sử dụng các linh kiện cơ bản để vẽ sơ đồ logic
Trong cuộc sống hàng ngày, con người giao tiếp qua ngôn ngữ quy ước, trong khi máy tính xử lý dữ liệu bằng hệ thống nhị phân Điều này đặt ra thách thức trong việc tạo ra giao diện thân thiện giữa con người và máy tính, nhằm giúp máy tính thực hiện các nhiệm vụ do con người yêu cầu.
Máy tính số hiện nay chỉ hiểu các khái niệm 0 và 1, do đó, mọi thông tin dưới dạng chữ số, chữ cái hoặc ký tự cần được chuyển đổi thành số nhị phân để có thể xử lý Quá trình này liên quan đến mã hóa dữ liệu, biến đổi các ký hiệu mà con người quen thuộc thành ký hiệu mà máy tính có thể hiểu Sau khi máy tính xử lý dữ liệu mã hóa, nó sẽ thực hiện quá trình giải mã để chuyển đổi các bít thông tin trở lại thành ký hiệu dễ hiểu cho con người.
Các lĩnh vực mã hóa thong dụng là:
- Mã hóa số thập phân
Một từ n bít có thể biểu diễn 2 phần tử tin khác nhau với giá trị thập phân từ 0 n
2 - n 1 Từ nhị phân n bits đó được gọi là mã (CODE) của phần tử tin.
→ mã của chữ ENTER a Bộ mã hoá
Bộ mã hóa nhị phân:
Hình 2.2: Bộ mã hóa nhị phân
Sử dụng bộ mã hoá nhị phân thì ta chỉ cần n bít để mã hoá 2 tín hiệu n
Ví dụ 2.3.1.2: Thiết kế bộ mã hóanhị phân 3 bít để mã hoá 8 tín hiệu Y1đến Y8
- 8 tín hiệu vào y 1đến y8được 3 bit a, b, c mã hoá ở đầu ra.
- Tại 1 thời điểm chỉ có 1 tín hiệu đi vào để mã hoá
Bảng 2.1: Bảng chân lý bộ mã hóa nhị phân 3 bít
- Đưa ra hàm và tối thiểu hoá: a y y +y + y = 5+ 6 7 8 b y y +y + y = 3+ 4 7 8 c = y y +y + y2+ 4 6 8
Một phương thức biểu diễn hàm qua dạng minterm là chuyển đổi các cổng logic AND và OR thành cổng NAND, vì cổng NAND có đáp ứng nhanh nhất trong họ logic TTL, điều này rất quan trọng Áp dụng định luật De Morgan, ta có a b c y 8 y 7 y 6 y 5 y 1 y 2 y 3 y 4.
Mạch chỉ sử dụng phần tử NAND
Mã BCD (Binary Code Decimal) - Nhị phân mã hoá thập phân
- Là bộ mã nhị phân sử dụng để mã hóa, 10 chữ số thập phân từ 0 → 9, các trạng thái còn lại không sử dụng đến
Bộ mã thập phân có 10 chữ số yêu cầu tối thiểu 4 bit đầu ra Tín hiệu vào bao gồm 10 chữ số trong hệ thập phân, trong khi tín hiệu ra được biểu diễn bằng 4 bit X1.
Ta có bảng chân lý như sau:
Ví d 2.3.1.3 ụ : Thiết kế ộ b mã hóa BCD
Ta có các hàm ra như sau:
Ta có mạch như hình vẽ: (chỉ sử dụng phần tử NAND)
- Là loại mã không có trọng số, các từ mã kế cận nhau chỉ khác nhau ở 1 biến số.
- Mã GRAY dùng để biểu diễn bảng Karnaugh
Dưới đây là phương thức xây dựng mã Gray 4 bit
Số thứ tự Mã Gray 4 bit
- Được tạo thành bằng cách cộng thêm 3 đơn vị vào mã BCD.
- Các mã dư 3 được sử dụng rộng rãi trong các thiết bị tính toán số học (của hệ thống sử lý hoặc gia công các tín hiệu số)
Mã BCD + 3 đơn vị (011) = Mã dƣ 3
Mã thập phân X 1 X 2 X 3 X 4 Mã dƣ 3
Bảng 2.4: Bảng mã Dư 3 b Bộ giải mã
Là bộ có chức năng phiên dịch từ các mã trở lại thành tín hiệu đầu ra
Nguyên lý bộ giải mã
Hình 2.3: Cấu trúc tổng quát bộ giải mã
Ví dụ 2.3.2.1 : Thiết kế bộ giải mã nhị phân 3 bitthành 8 tín hiệu đầu ra
Phân tích yêu cầu bài toán
Giả thiết ta cần thiết kế bộ giải mã 3 bit nhị phân thành 8 tín hiệu đầu ra
Từ yêu cầu đầu bài,ta gọi:
- Gọi 3 bít đầu vào là a; ; b c
- Gọi 8 tín hiệu ra là Y1đến Y8
Đưa ra hàm (tối thiểu hoá nếu có thể)
Mạch chuyển mã là một bộ giải mã, thực hiện chức năng chuyển từ 1 loại mã thành một loại mã khác tương ứng
Hình 2.4: Cấu trúc tổng quát bộ chuyển mã
- Thiết kế mạch giải mã
Ví dụ 2.3.2.2: Thiết kế bộ chuyển đổi từ mã nhị phân sang mã GRAY (4 bit)
Để thực hiện yêu cầu thiết kế mạch chuyển đổi từ mã nhị phân 4 bít sang mã Gray 4 bít, mạch sẽ bao gồm 4 tín hiệu đầu vào tương ứng với 4 bít mã nhị phân.
4 hàm đầu ra là 4 bit của mã Gray
- Gọi 4 bit của mã nhị phân là X1; X ; X ; X 2 3 4;
- Gọi 4 bit của mã Gray là Y 1 ; Y ; Y ; Y 2 3 4;
Mã nhị phân Mã Gray
Bảng 2.5:B ng chuyả ển đổi mã nhị phân sang mã Gray 4 bít
Tối thiểu hóa và đưa ra hàm
Bộ giải mã hiển thị ký tự (hiển thị mã 7 thanh)
- Đây là bộ giải mã BCD sang mã 7 thanh sang mã BCD
- Mã 7 thanh là một bộ mã sử dụng 7 thanh LED Sắp xếp theo một trật tự nhất định nhằm hiển thị ký tự số
Có 2 dạng IC LED 7 đoạn:
Khi hoạt động ở mức tích cực dương với LED 7 thanh Cathode chung, dữ liệu được đưa vào các chân a, b, c, d, e, f, g ở mức cao (1) sẽ làm cho LED sáng Sự sáng của các LED phụ thuộc vào dữ liệu được cung cấp cho các chân này.
Khi hoạt động ở mức tích cực âm với LED 7 thanh Anode chung, nếu dữ liệu được đưa vào các chân a, b, c, d, e, f, g ở mức thấp (0), thì LED sẽ sáng lên Sự sáng của LED phụ thuộc vào dữ liệu mà các chân nhận được.
4 bít mã BCD 7 tín hiệu a ~ g
Bảng trạng thái (sử dụng mức logic âm)
Trạng thái không xác định
Bảng 2.6: Bảng trạng thái bộ giải mã hiển thị kí tự
- Với việc sử dụng mức logic âm thì khi nhân tín hiệu bằng 1, thanh sẽ tắt và khi mức tín hiệu bằng 0 thanh sẽ sáng
Với 4 bít đầu vào, ta có thể tạo ra 16 tổ hợp trạng thái khác nhau Tuy nhiên, giải mã hiển thị 7 thanh chỉ sử dụng 10 trạng thái, dẫn đến 6 trạng thái không được sử dụng, được gọi là trạng thái không xác định trên bảng Karnaugh và được ký hiệu bằng chữ X.
- Đưa vào bìa Karnaugh hàm của từng thanh Đưa tín hiệu vào bảng Karnaugh
T ố i thi ể u hóa và đưa ra hàm
2.3.3 Bộ kiểm tra so sánh
Bộ kiểm tra so sánh là một mạch tổ hợp, có chức năng so sánh hai số nhị phân và chỉ ra mối quan hệ giữa chúng
Giả thiết ta có hai số nhị phân A và B, như vậy ta có thể thấy được A = B, A > B hay A < B a Bộ so sánh 2 số nhị phân 1bít
Giả thiết có hai số nhị phân 1 bit là a và b i i
F1: Là hàm tín hiệu ra khi a i = b i
F2: Là hàm tín hiệu ra khi a i b i
F3: Là hàm tín hiệu ra khi a i b i
Ta có bảng chân lý như sau ai bi F1 F2 F3
Bảng 2.7: Bảng chân lý bộ so sánh 2 số nhị phân 1 bít
Ta có hàm ra như sau
Sơ đồ mạch như hình vẽ: b Bộ s sánh hai số nhị phân nhiều bit o
Giả thiết ta có 2 số nhị phân nhiều biết A và B
B: bn b bn- 1 1 trong đó a 1 là bít có trọng số thấp nhất
- Biện luận đầy đủ các trường hợp có thể xảy ra
- Căn cứ từ biện luận, xây dựng hàm ra cho mạch so sánh
Ví dụ 2.3.3.1: Xây dựng mạch so sánh cho 2 số nhị phân 3 bít A và B
- Giả thiết 2 số nhị phân A và B như sau:
(a1 và b 1là hai bít có trọng số nhỏ nhất)
- Biện luận (phân tích các trường hợp có thể xảy ra)
A = B khi và chỉ khi: a3 = a3 và a 2= a2 và a b 1= 1
A > B khi và chỉ khi a3 > a 3hoặc a3 b và a b = 3 2> 2hoặc a b và 3= 3 2 a = b và a2 1>b1)
A < B khi và chỉ khi a3 b < 3hoặc a b và a b 3= 3 2< 2hoặc a b và 3= 3 2 a = b và a b 1
+ Gọi F21là Là hàm tín hiệu ra khi a2 = b 2
+ Gọi F22 là Là hàm tín hiệu ra khi a2 < b 2
+ Gọi F 23 là Là hàm tín hiệu ra khi a 2 > b 2
+ Gọi F 31 là Là hàm tín hiệu ra khi a 3 = b 3
+ Gọi F32 là Là hàm tín hiệu ra khi a3 < b 3
+ Gọi F33 là Là hàm tín hiệu ra khi a3 > b 3
Ta có hàm tín hiệu ra như sau:
F 1là tín hiệu ra khi A = B
F 2là tín hiệu ra khi A < B
F 3là tín hiệu ra khi A > B
Ta có sơ đồ mạch như hình dưới
2.3.4 Mạch số học a Mạch cộng
Gi s có hai s nh phân 4 bit A và B ả ử ố ị Trong đó:
Để thực hiện phép cộng hai số A và B, cần xây dựng một mạch với nguyên tắc cộng đầy đủ 1 bit Mạch này sẽ hoạt động trên cơ sở các bit của A và B, từ A n-1 đến A0 và B n-1 đến B0 Trong phần này, chúng ta sẽ trình bày phương pháp xây dựng mạch cộng song song 4 bit từ mạch cộng đầy đủ 1 bit, nhằm tối ưu hóa hiệu suất và độ chính xác trong phép cộng.
Mạch cộng bán phần (HA)
Mạch bán t ng có 2 ổ đầu vào: a là bit có tr ng s 0 ọ ố nhỏ nh t c a sấ ủ ố A b 0 là bit có tr ng sọ ố nhỏ nhất của s B ố
Mạch có 2 đầu ra: S 0 là k t ế quả phép c ng c t có tr ng s nhộ ở ộ ọ ố ỏ nh t ấ
C 0 là giá tr nhị ớ sang cột có trọng số cao hơn kế tiếp Nguyên t c ho t ắ ạ động c a mủ ạch bán t ng ổ được di n t bễ ả ởi bảng tr ng thái 2.8 ạ a0 b0 S0 C 0
Bảng 2.8: B ng tr ng thái c a HA ả ạ ủ
Từ b ng tr ng thái suy ra bi u th c logic c a HA: ả ạ ể ứ ủ
Mạch cộng toàn phần (FA):
Mạch có 3 đầu vào: a là ch s c t th i c a si ữ ố ộ ứ ủ ố A. b là ch s c t th i c a s B i ữ ố ộ ứ ủ ố
Ci là bit nh c a tr ng sớ ủ ọ ố nhỏ ơn liền kề chuyển h đến Mạch có 2 đầu ra S: 0 là k t qu phép c ng c t thế ả ộ ở ộ ứ i
C là b nh 0 it ớ sang t ng s lrọ ố ớn h n kế ti p ơ ế
B ng tr ng thái c a ả ạ ủ FA được trình bày ở bảng 9 2.
Bảng 2.9: Bảng trạng thái FA
Từ b ng tr ng thái suy ra hàm logic c a FA: ả ạ ủ
Mạch cộng song song 4 bít
Giả sử có hai số nhị phân 4 bit A và B Trong đó:
Với A 0 , B 0là cột có trọng số bé nhất của 2 số A và B (20 là cột có trọng số
Bộ cộng nhị phân 1 bit có thể được sử dụng để thiết kế mạch của 3 bộ cộng song song 4 bit, cho phép thực hiện phép cộng hai số A và B Hình 2.6 minh họa cách mà các bộ cộng này hoạt động để tính toán tổng lớn nhất của hai số A và B.
Hình 2.6: Mạch bộ cộng song song 4 bít
Tín hiệu nhớ ở đầu ra (Carry Out) được tạo thành sau khi đi qua bốn bộ cộng
Trong bộ cộng FA0 đến FA3, mỗi bộ cộng FA hoạt động như hai mạch cộng bán phần, dẫn đến việc Carry Out xuất hiện ở đầu ra sau thời gian T = 8 lần thời gian quá độ Thời gian quá độ này tương ứng với thời gian trễ chuyển mạch của một tầng logic, gây ra độ trễ lớn, đặc biệt khi số bit của mỗi số hạng tăng lên Để khắc phục nhược điểm này, người ta sử dụng bộ cộng nhớ nhanh hay bộ cộng nhớ nhìn trước.
MẠCH DÃY
Các phần tử nhớ cơ bản
3.1.1 Định nghĩa và phân loại a Định nghĩa
Các phần tử nhớ, hay còn gọi là trigơ (Flip-Flop - FF hoặc Latch), có khả năng lưu trữ một trong hai trạng thái ổn định tương ứng với hai mức logic 1 và 0.
Khi một tín hiệu có cực tính và biên độ thích hợp được tác dụng lên đầu vào, trigơ có khả năng chuyển đổi giữa hai trạng thái cân bằng và duy trì trạng thái đó cho đến khi có tín hiệu mới làm thay đổi Trạng thái tiếp theo của trigơ không chỉ phụ thuộc vào tín hiệu đầu vào mà còn vào trạng thái hiện tại của nó, cho thấy tính chất nhớ của nó Do đó, trigơ được sử dụng như một phần tử nhớ và được cấu tạo từ các phần tử logic cơ bản.
Trigơ là một linh kiện điện tử có từ một đến vài lối điều khiển, với hai đầu ra luôn ngược nhau là Q và Tùy thuộc vào loại trigơ, nó có thể được trang bị thêm đầu vào lập (Preset) và đầu vào xoá (Clear) Bên cạnh đó, trigơ còn có đầu vào đồng bộ (Clock) Hình 3.1 minh họa sơ đồ khối tổng quát của trigơ.
Hình 3.1 Sơ đồ khối tổng quát của một trigơ b Phân loại
Theo chức năng hoạt động của các đầu vào điều khiển, hiện nay người ta thường sử dụng các loại trigơ một đầu vào như trigơ D và T, cùng với các loại hai đầu vào như trigơ RS và JK.
Có hai loại phương thức hoạt động của trigơ: trigơ đồng bộ và trigơ không đồng bộ Trigơ đồng bộ lại được phân thành hai loại chính là trigơ thường và trigơ chủ tớ.
Hình 3.2 Sơ đồ phân loại trigơ
3.1.2 Các loại Flip - Flop a Flip – Flop RS (RS – FF)
FF RS là mạch điện có chức năng thiế ật l p trạng thái 1 (Set), tr ng thái O ạ (Reset) và duy trì (nhớ) các trạng thái đó.
Hình 3.3 Cấu trúc RS - FF Các tr ng thái và ph u c vào các tín hiạ Q ụth ộ ệu đầu vào R S.
Trong đó: Qn : Đầu ra của RS FF– ở thời điểm t
Qn+1: Đầu ra của RS – FFở thời điểm t + 1 Điều kiện C K : Đã được kích thích
(Qn) R = 0 S = 0 → Qn+1 = Qn (trạng thái duy trì)
Ta có bảng trạng thái (Biểu thị chức năng logic)
Bảng 3.1 Bảng trạng thái RS - FF
Từ đây ta rút ra trạng thái đầu vào cần tác động khi muốn chuyển trạng thái đầu Q của RS - FF từ Qn sang Qn+1
Bảng 3.2: Bảng kích RS –FF
Hình 3.4 Đồ hình trạng thái RS - FF
Đồ thị thời gian dạng sóng:
Flip Flop hoạt động với Ck ở mức tích cực âm (tác động khi có sườn âm xung nhịp)
Sơ đồ mạch (dùng NAND)
Hình vẽ trình bày sơ đồ logic của Flip Flop
RS cơ bản là một mạch điện bao gồm hai cổng NAND được kết nối chéo Các cổng A và B tạo ra đầu ra cho Flip Flop, trong khi các cổng C và D hoạt động như các cổng điều khiển Tín hiệu Cklà xung đồng hồ dùng để điều khiển quá trình đồng bộ trong mạch.
- Khi Ck = 0, các cổng C, D bị ngắt Flip Flop bị cấm và trạng thái cũ được duy trì
- Khi Ck= 1, các cổng C, D thông thì Flip Flop sẵn sàng tiếp thu tín hiệu điều khiển S, R
Nếu R = 0; S = 1; đầu ra cổng C ở mức thấp, vì vậy nên Flip Flop sẽ thiết lập trạng thái 1
Nếu R = 1; S = 0 đầu ra cổng D ở mức thấp Flip Flop bị xóa về trạng thái ; ,
Nếu R = 0; S = 0 thì các cổng C, D đều ở mức cao, Flip Flop sẽ duy trì trạng thái cũ
Khi R = 1 và S = 1, cả hai cổng C và D đều ở mức thấp, dẫn đến trạng thái đầu ra cao, tạo ra trạng thái cấm Điều này có nghĩa là mạch không còn hoạt động theo tính chất của Flip Flop nữa.
C k b Flip – Flop JK (JK – FF)
Flip Flop JK là một mạch điện quan trọng, có khả năng thiết lập trạng thái 0 và 1, chuyển đổi giữa các trạng thái và duy trì trạng thái dựa vào các tín hiệu đầu vào J, K cùng với xung đồng hồ Ck.
Trong kỹ thuật số thường sử dụng JK flip flop vì nó rất vạn năng mà lại không bị cấm chế trạng thái đầu vào 11 như RS Flip Flop
Hình 3.5: Cấu trúc JK - FF
Từ đây ta nhận th y ấ
J = 0 K = 0 Giữ nguyên trạng thái cũ Qn+1 = Qn
J = 1 K = 1 Qn+1 Bảng trạng thái của JK Flip Flop
Bảng 3.3: Bảng trạng thái JK -FF
Từ đây ta rút ra trạng thái đầu vào cần tác động khi muốn chuyển trạng thái đầu Q của JK_FF từ Qn sang Qn+1
Bảng 3.4: Bảng kích JK - FF
Hình 3.6: Đồ hình trạng thái JK -FF
Sơ đồ mạch (dùng NAND)
Từ sơ đồ mạch ta có thể thấy rằng đầu racủa Flip lop F có thể không bị ảnh hưởng bởi xung Ck c Flip – Flop T (T – FF)
T – FF là m t lo i Flip Flop có chộ ạ – ức năng duy trì và biến đổi tín hi u ệ đầu vào qua m t chân T ộ
T = 0 → Qn+1 = Qn Trạng thái FF được duy trì (gi nguyên trữ ạng thái cũ)
T = 1 → Trạng thái đầu ra dịch chuyển (chuyển trạng thái khác)
Bảng chân lý Bảng tổng kết tác động tín hiệu vào
Hình 3.8: Đồ hình trạng thái T -FF
Sơ đồ mạch (dùng NAND)
Có thể xây dựng từ JK FF với việc chốt J = K = T d Flip – Flop D (D FF) –
D Flip Flop là một loại mạch điện có khả năng thiết lập trạng thái đầu ra, với đầu ra bằng 0 khi tín hiệu đầu vào D là 0 và bằng 1 khi tín hiệu đầu vào D là 1, với điều kiện có xung đồng hồ Ck.
FF-D có khả năng làm trễ tín hiệu một nhịp theo điều khiển của tín hiệu đồng bộ Cp Mạch này hoạt động khi có tác động của xung, do đó FF-D còn được gọi là mạch Ck - chốt D (Delay).
Trong điều kiện có xung C K Như vậy ta có
Bảng chân lý Bảng tổng kết tác động tín hiệu vào
Hình 3.10: Đồ hình trạng thái D -FF
Sơ đồ mạch (dùng NAND)
D-FF được xây dựng trên cơ sở mạch RS-FF đồng bộ, nhằm giải quyết vấn đề ràng buộc lẫn nhau của các tín hiệu đầu vào R-S
Nguyên lý làm việc: Đầu ra cổng C nối đến đầu vào các cổng A, D
- Khi Ck = 0, cổng C, D ngắt nên
Flip Flop duy trì trạng thái cũ
- Khi Ck = 1, nếu tín hiệu vào D 0 thì đầu ra C ở mức cao, đầu ra
D ở mức thấp, FF ở trạng thái 0; nếu tín hiệu vào D = 1, thì đầu ra C ở mức thấp, đầu ra D ở mức cao, Flip Flop thiết lập trạng thái 1
Mạch Flip Flop D cải tiến (mạch chốt D cải tiến) nh m gi i quy t vằ ả ế ấn đề điều khi n trể ực tiếp; mạch được them vào hai c ng E và F ổ
- Khi C = 0; các c ng C, D bk ổ khóa, khi đó
Flip Flop cơ bản bao gồm các cổng A và B duy trì trạng thái cũ
Cktrong vai trò tín hiệu đầu vào đối với cổng C ngắt, cổng D ngắt
Cktrong vai trò tín hiệu đầu vào đối với cổng C ngắt, cổng D thông
- Nếu tín hiệu vào =1 thì D b ngD ị ắt, C k chỉ có th ểthông qua c ng C m , v y ổ ở ậ
Ngắt cổng D, ngăn Z2chuyển sang mức thấp (ngăn FF về trạng thái 0)
Z1tác động vào NAND E, bảo đảm Z 3 = 1, từ đó duy trì Z 1 = 0
- Nếu tín hi u vào ệ D = 0 thì c ng C b ng t, (ổ ị ắ Ck chỉ có th thông qua c ng D mể ổ ở), vì v y cho nên ậ
- Cổng F bị ngắt, bảo đảm Z4= 1, do đó duy trì Z2 = 0 (duy trì trạng thái 0 của FF); đồng thời duy trì Z ở mức thấp (3 ngăn trở kích FF về trạng thái 1)
3.1.3 Phương pháp chuyển đổi giữa các Flip Flop a Khái niệm và ý nghĩa
Trong nhiều trường hợp, chúng ta chỉ sở hữu một loại Flip-Flop nhất định (Y – FF), trong khi công việc yêu cầu loại Flip-Flop khác (X – FF) Việc chuyển đổi giữa các loại Flip-Flop sẽ giúp chúng ta giải quyết vấn đề một cách dễ dàng và hiệu quả hơn.
Hình 3.11: Mô hình chuyển đổi giữa các flip flop
Phương pháp chuyển đổi có tính phổ biến, do đó giúp ích nhiều cho chúng ta trong việc thiết kế mạch điện b Nguyên tắc và phương pháp
Phương pháp chuyển đổi là ta cần phải tìm ra hàm kích đối với Flip Flop xuất phát và tính toán mạch logic chuyển đổi
Sơ đồ nguyên lý hệ thống chuyển đổi như sau:
Như vậy ta có phương pháp thiết kế như sau:
Logic chuyển đổi Đầu vào
- Giảthiết ta có: Y –FF với đầu vào là tập Y và đầu ra là ( )
- Trong khi đó ta cần s d ng loử ụ ại X –FF với đầu vào là tập X và đầu ra là ( )
- Ta có mô hình chuyển đổi
Như vậy với mạch chuyển đổi ta thấy, tín hiệu vào (bi n s ế ốvào) là các thông số của X-FF và tín hi u ra (ệ hàm ra) là Y
- X-FF có thông s ốlà (t p X vào, Q raậ )
- Vậy ta s có m ch chuyẽ ạ ển đổi với hàm đặc trưng là
( ) Quan hệ giữa X và Y được xác định từ bảng trạng thái chuyển đổi giữa các Flip – Flop như sau:
Bảng 3.7: Bảng kích tổng quát của các Flip Flop
Từ mối quan hệ giữa tín hiệu X và Q với Y, chúng ta có thể xác định quy trình chuyển đổi tín hiệu từ X thành tín hiệu đầu vào Y cho Y-FF, từ đó hình thành X-FF.
V í dụ 3.1.3.1: Xây dựng mạch chuyển đổi JK –FF sang RS -FF
Ta có loại JK Flip Flop –
Ta cần loại RS – Flip Flop
Hãy thực hiện chuyển đổi từ JK-FF thành RS-FF
Gi ả i: Để chuyển đổi JK FF thành RS FF, ta thấy đầu vào mạch chuyển đổi sẽ là RSQn và hàm ra m ch chuyạ ển đổi là JK
Vậy ta c n thầ ực hiện hàm ( )
Căn cứ trên bảng chuyển đổi, đưa tín hiệu vào bảng Karnaugh ta có:
Ta có sơ đồ mạch chuyển đổi
Hình 3.12: Mạch chuyển đổi JK –FF sang RS- FF
Ví dụ 3.1.3.2: Xây dựng mạch chuyển đổi RS-FF sang JK-FF
Ta có loại RS Flip Flop –
Ta cần lo i JK Flip Fạ – lop
Hãy thực hiện chuyển đổi từRS-FF thành JK-FF
Gi ả i: Để chuyển đổi RS FF thành JK FF, ta thấy đầu vào mạch chuyển đổi sẽ là JKQn và hàm ra m ch chuyạ ển đổi là RS
Vậy ta c n thầ ực hiện hàm ( )
Căn cứ trên bảng chuyển đổi, đưa tín hiệu vào bảng Karnaugh ta có:
Ta có sơ đồ mạch chuyển đổi
Hình 3.13: Mạch chuyển đổi RS – FF sang JK - FF
Mạch dãy
3.2.1 Các khái niệm cơ bản
Mạch dãy trong kỹ thuật số là một hệ logic đặc biệt, trong đó giá trị đầu ra tại một thời điểm không chỉ phụ thuộc vào các biến đầu vào hiện tại mà còn vào các biến đầu vào ở các thời điểm trước đó Điều này có nghĩa là mạch dãy lưu trữ thông tin trong các bộ nhớ của hệ, tạo ra sự phụ thuộc vào trạng thái bên trong của nó.
Hình 3.14: Cấu trúc tổng quát mạch dãy
Với X tlàtập tín hiệu vào tại thời điểm t
Y tlà tập tín hiệu ra tại thời điểm t
Z‟tlà tín hiệu vào mạch nhớ ở thời điểm t
Z tlà tín hiệu ra mạch nhớ ở thời điểm t
- Khối logic tổ hợp: Nhận các tín hiệu vào và đưa ra các tín hiệu ra, đồng thời điều khiển hoạt động của mạch nhớ
- Mạch nhớ: Đóng vai trò bộ nhứ của hệ, chúng có nhiệm vụ nhớ các thông tin trung gian
Mạch dãy sẽ tương đương với một mạch tỏ hợp khi tín hiệu nhớ bằng 0 Theo định nghĩa, các Flip Flop đã được nghiên cứu trong chương 3 cũng thuộc loại mạch dãy, vì trạng thái đầu ra tiếp theo Qn+1 không chỉ phụ thuộc vào tín hiệu đầu vào mà còn vào trạng thái Q hiện tại Phương pháp mô tả chức năng logic n của Flip Flop cũng áp dụng cho mạch dãy nói chung.
Hình 3.15 : Đồ hình De Bruijn
Mạch logic tổ hợp Mạch nhớ
3.2.2 Các bước thiết kế mạch dãy
Nhiệm vụ phân tích mạch điện bao gồm việc xác định bảng trạng thái và đồ hình trạng thái, từ đó làm rõ các đặc điểm công tác và chức năng logic của mạch.
Bảng trạng thái là bảng liệt kê các mối quan hệ giữa X(t), Y(t), Z(t) và Z'(t), thường được gọi là bảng trạng thái của mạch dãy, và trong trường hợp có Flip Flop, nó còn được gọi là bảng chức năng Đồ hình trạng thái là hình vẽ phản ánh quy luật chuyển đổi trạng thái giữa đầu vào và đầu ra tương ứng của mạch dãy.
Trong bài viết này, chúng ta xem xét hai thời điểm gần nhau t và tn+1, cùng với tập Z {z, z1, z2, …, zn} đại diện cho các trạng thái cấu trúc của mạch nhớ, được gọi là vector trạng thái Các trạng thái tiếp theo của mạch nhớ được ký hiệu là Zt+1, và phương trình trạng thái giúp mô tả chức năng logic của Flip Flop.
Lưu ý rằng để tính toán trạng thái tiếp theo và tín hiệu đầu ra tương ứng, cần đưa tất cả các tổ hợp có thể của trạng thái hiện tại và tín hiệu đầu vào vào phương trình trạng thái và phương trình đầu ra Do đó, chúng ta cần chú trọng đến các vấn đề quan trọng liên quan.
- Điều kiện định thời tích cực của phương trình trạng thái
- Trạng thái hiện tại của mạch, tức là các tổ hợp trạng thái hiện tại của các Flip Flop cấu trúc nên mạch đang xét
- Không bỏ xót một tổ hợp nào của trạng thái hiện tại và tín hiệu đầu vào
Dựa vào giá trị ban đầu được cung cấp trong bảng trạng thái hiện tại cùng với tín hiệu đầu vào, tiến hành tính toán các trạng thái tiếp theo một cách tuần tự.
- Tín hiệu đầu ra là hàm của trạng thái hiện tại chứ không phải hàm của trạng thái tiếp theo
- Khi vẽ đồ hình thời gian cần lưu ý, Flip Flop chỉ chuyển đổi trạng thái tương ứng với sườn kích của xung Ck.
Bộ đếm
3.3.1 Định nghĩa và phân loại bộ đếm a Định nghĩa Đếm là khả năng nhớ được số xung đầu vào, mạch thực hiện thao tác đếm được gọi là bộ đếm
Bộ đếm (hay còn gọi là mạch đếm xung) là một hệ logic dãy được tạo thành từ sự kết hợp của các Flip – Flop
Mạch đếm có một đầu vào cho xung đếm và nhiều đầu ra, thường là các đầu Q của các flip-flop (FF), với Q chỉ có hai trạng thái 0 và 1 Để được gọi là mạch đếm, nó cần có các trạng thái khác nhau mỗi khi nhận xung nhịp vào Đếm là một thao tác cơ bản và quan trọng, do đó bộ đếm được sử dụng rộng rãi trong nhiều lĩnh vực, từ thiết bị đo đến máy tính điện tử, và bất kỳ hệ thống số hiện đại nào cũng đều có sự hiện diện của bộ đếm.
Ví dụ 3.3.1.1 : Dạng tổng quát của mạch đếm 4 bit
Bảng phân tích quan hệ Đồ hình quan hệ
Hệ hàm ra của bài toán và sơ đồ mạch
Hàm tín hiệu đầu ra của mạch logic tổ hợp Hàm tín hiệu vào ra bộ nhớ Đưa ra sơ đồ mạch
Bảng trạng tháiPhương trình trạng thái
- Số FF được xác định vì vậy nên số trạng thái mà mạch có thể đếm là hữu hạn
- Số trạng thái đếm tối đa được gọi là dung lượng của mạch đếm
Khi bộ đếm đạt đến trạng thái cuối cùng, việc tiếp tục kích thích tín hiệu vào sẽ khiến bộ đếm tự động quay trở lại trạng thái ban đầu, cho thấy tính chất tuần hoàn của mạch đếm Bộ đếm có thể được phân loại dựa trên các đặc điểm và chức năng khác nhau.
Dựa vào sự khác biệt trong tình huống chuyển đổi trạng thái của các Flip Flop trong bộ đếm và nhiều phương pháp kết hợp chúng, có rất nhiều loại mạch đếm Tùy thuộc vào các phương thức phân loại khác nhau, chúng ta có thể phân chia thành nhiều loại bộ đếm khác nhau.
Phân loại theo chức năng sử dụng:
Mạch đếm hệ 2 là loại mạch đếm mà các trạng thái được biểu diễn dưới dạng số nhị phân Khi sử dụng n flip-flop (FF), mạch này có khả năng lưu trữ 2^n trạng thái khác nhau.
- Mạch đếm BCD: Sử dụng bốn FF nhưng chỉ dùng 10 trạng thái để biểu diễn các số hệ (từ 0 9)
- Mạch đếm Modul M: Được sử dụng để đếm các số nguyên dương bất kỳ, mạch đếm này có dung lượng M với M là số nguyên dương lớn nhất
Về chức năng của mạch đếm ta có các dạng mạch đếm như sau:
- Mạch đếm lên hay còn gọi là mạch đếm cộng, mạch đếm thuận
- Mạch đếm xuống còn gọi là mạch đếm trừ, mạch đếm nghịch
- Mạch đếm lên xuống – mạch đếm thuận – nghịch
- Mạch đếm vòng hay mạch đếm tuần hoàn
Về phương pháp đưa xung nhịp vào mạch đếm ta có các loại sau:
- Mạch dùng phương pháp đồng bộ: Xung nhịp được đưa đến các Flip Flop trong cùng 1 lúc (đồng bộ hoạt động các Flip Flop)
Mạch không đồng bộ hoạt động bằng cách truyền xung nhịp đến một Flip Flop đầu tiên, sau đó các Flip Flop sẽ tự kích thích lẫn nhau Cụ thể, tín hiệu ra từ một Flip Flop sẽ được sử dụng làm xung C k cho Flip Flop khác, tạo nên sự đồng bộ trong mạch mà không cần xung nhịp chung.
Bộ đếm là một thiết bị đơn giản, được cấu tạo từ các phần tử nhớ và các mạch logic tổ hợp Hoạt động theo chế độ tuần hoàn, bộ đếm có một bộ đầu vào và một bộ đầu ra chính Khi kết thúc vòng tuần hoàn, bộ đếm quay về trạng thái ban đầu và trả ra giá trị 1 Ngoài các đầu vào và đầu ra chính, còn có các đầu vào và đầu ra phụ, cho phép lập trình để xóa trạng thái tạm thời hoặc thiết lập giá trị ban đầu theo mong muốn Đầu ra phụ có thể bao gồm nhiều loại khác nhau, trong đó các đầu ra từ Q đến Q0 n-1 thể hiện trạng thái của bộ đếm Tín hiệu này có thể được dẫn qua một bộ giải mã để hiển thị kết quả đếm Bài viết này sẽ trình bày những đặc điểm cơ bản của bộ đếm và các phương pháp thiết kế liên quan.
3.3.3 Thiết kế bộ đếm đồng bộ
- Sử dụng để đếm các dãy bit ra theo quy luật đặt sẵn
- Bộ đếm hoạt động nhờ 1 xung nhịp (tự hành) và không có đầu vào.
- Phổ biến nhất là bộ đếm tự hành hoạt động dựa vào xung nhịp, khi xung nhịp tắt, trạng thái hoạt động của mạch sẽ được giữ nguyên.
- Muốn bộ đếm về trạng thái 0 0 0 …… thì ta phải đưa tín hiệu về chân “CL” (chân
Sơ đồ hoạt động có dạng như sau:
Hình 3.16: Sơ đồ hoạt động bộ đếm đồng bộ
Ví dụ 3.3.3.1: Thiết kế bộ đếm lên để đếm Mã BCD theo xung nhịp (sử dụng JK – FF)
- Bộ đếm BCD là bộ đếm nhị phân mã hóa thập phân
- Như vậy ta cần sử dụng bộ đếm 4 bit
- Với bộ đếm 4 bít ta sẽ sử dụng 4 Flip Flop Q Q Q Q 1 2 3 4
Với 4 Flip Flop (4 bit), chúng ta có thể tạo ra 16 trạng thái, nhưng chỉ sử dụng 10 trạng thái để mã hóa cho 10 số thập phân Điều này để lại 6 trạng thái không xác định, có thể được sử dụng hoặc không tùy thuộc vào yêu cầu cụ thể.
- Với mạch đếm đồng bộ, xung C k tác động giống nhau vào tất cả các Flip Flop trong cùng một thời điểm
- Vậy ta cần thiết kế mạch logic tổ hợp cho tổ hợp tín hiệu điều khiển đầu vào các Flip Flop
- Giả thiết ta sử dụng JK Flip Flop, ta có bảng trạng thái như sau:
Lập bảng trạng thái và điền các tín hiệu tác động JK
+ Ta có bảng tổng kết giá trị của tập điều khiển JK tác động tới quá trình chuyển trạng của Flip Flop như sau:
Có 6 trạng thái không sử dụng trong mạch JK flip-flop, bao gồm 1010, 1011, 1100, 1101, 1110 và 1111 Các trạng thái này được coi là không xác định Để tối ưu hóa hàm, cần đưa tín hiệu điều khiển JK vào bảng Karnaugh và thực hiện quá trình tối thiểu hóa.
Tối thiểu hoá hàm ra ta có:
Ta có sơ đồ mạch như sau:
Ví dụ 3.3.4.2: Thiết kế bộ đếm 2 đầu ra Z 1 , Z ( 2 tự hành) điều khiển bằng xung nhịp với , dãy tín hiệu ra Z 1 , Z 2như giản đồ thời gia sau:
- Do đây là một bộ đếm tự hành, nên bộ đếm sẽ hoạt động tuần hoàn theo chu kỳ
- Chu kỳ đếm gồm 11 trạng thái nên ta sẽ phải sử dụng 4 Flip Flop (Như vậy ta sẽ có
05 trạng thái không sử dụng đến, đây là các trạng thái không xác định)
- Giả thiết ta sẽ sử dụng RS FF để thiết kế bộ đếm
Chúng ta sẽ có một bộ đếm 4 bít với 4 đầu tín hiệu ra là Q1, Q2, Q3 và Q4 Tuy nhiên, theo yêu cầu ban đầu, chỉ cần 2 đầu tín hiệu ra là Z1 và Z2 Do đó, chúng ta có thể lựa chọn các đầu ra phù hợp.
02 đầu ra Z và Z 1 2trùng với 2 đầu tín hiệu ra bất kỳ trong 4 đầu tín hiệu Q ~ Q ra 1 4
Trong ví dụ này, giả thiết ta chọn: Z 1 Q 1
Lập bảng trạng thái và điền các tín hiệu tác động RS
+ Ta có bảng tổng kết giá trị của tập điều khiển RS tác động tới quá trình chuyển trạng của Flip Flop như sau:
+ Lập bảng trạng thái: Để thiết lập bảng trạng thái, ta cần thực hiện theo các bước như sau:
Gán giá trị Z1, Z2cho 2 đầu ra bất kỳ của Flip Flop (trong ví dụ này Z1, Z2 được gán cho 2 đầu ra Q 1,Q2)
Điền các tổ hợp Q3Q4còn lại sao cho không tổ hợp Q1Q Q Q2 3 4nào bị lặp lại trong chu trình
Ta nên kê số lượng các tổ hợp bit 00 trong Q 1 Q2 rồi điền bổ xung tổ hợp bít 00;01;10;11 trong Q3Q4 (Ta có thể điền ngẫu nhiên các tổ hợp trên trong
Q Q3 4 , mỗi tổ hợp 1 lần và không lặp lại, nhưng thông thường để tránh nhầm lẫn, ta nên điền tuần tự các tổ hợp bít 00;01;10;11)
Các tổ hợp bít 01; 10; 11 còn lại trong Q1Q2thực hiện tương tự.
Lưu ý: Số lượng mỗi tổ hợp 00; 01;10;11 trong Q1Q2phải nhỏ hơn 4 (ứng với
04 tổ hợp 00;01;10;11 vào trong Q 3Q4), nếu số lượng tổ hợp 00; 01;10;11 bất kỳ trong Q 1 Q2mà lớn hơn 4 thì ta phải sử dụng bộ đếm lớn hơn 4 bít
Sau khi điền xong bảng chân lý, ta cần thống kê các trạng thái không sử dụng còn lại, đó là các trạng thái không xác định
5 tổ hợp bít không sử dụng là: 0010; 0011; 0110;0111; 1011; Vậy với 5 trạng thái này, các tổ hợp tín hiệu điều khiển RS sẽ là các trạng thái không xác định
+ Đưa tín hiệu điều khiển RS ra bảng Karnaugh và tối thiểu hóa hàm
Tối thiểu hoá hàm ra ta có
Ta có sơ đồ mạch như sau:
Ví dụ 3.3.4.3 : Thiết kế bộ đếm thuận nhị phân đồng bộ 4 bít sử dụng T- FF
Hình 3.17 : Bộ đếm thuận nhị phân đồng bộ 4 bít
Bộ đếm nhị phân đồng bộ thường được cấu trúc bằng các trigơ T hoặc các loại trigơ khác, nhưng được kết nối thành trigơ T Hình 3.15 minh họa bộ đếm thuận nhị phân đồng bộ.
Xung Clock của 4 trigơ đều là xung đếm đầu vào:
Phương trình đặc trưng của trigơ T:
Thay th ế phương trình kích vào phương trình đặc trưng ta có:
Khi có xung xóa Clear = 0 tất cả
Clear = 1 mạch ởchế độ đếm.
Dựa vào phương trình chuyển đổ ạng thái, tính đượi tr c b ng kả ết quả 3.7 Trong đó các trạng thái k ti p c a b m là: ế ế ủ ộ đế
Bảng 3.7: Bảng trạng thái của bộ đếm thuận nhị phân 4 bít
Từ bảng trạng thái của bộ đếm ta thiết lập được đồ hình trạng thái
Hình 3.18 : Đồ hình trạng thái của bộ đếm thuận nhị phân 4 bít
Ví dụ 3.3.4.4: Thiết kế bộ đếm nhị phân đồng bộ có M d = 4
Do Md=4 nên lập được đồ hình trạng thái như hình ….
Hình 3.19: Đồ hình trạng thái của Mod 4
Từ đồ hình trạng thái, xác định số trigơ cần thiết cho bộ đếm là n = 2, với hai trigơ Q1 và Q2 để mã hóa các trạng thái Sử dụng bảng hàm kích 4.14 để xác định đầu vào kích cho các loại trigơ.
Tối thiểu hóa hàm kích của các trigơ, nhận được k t quảế : Đối với trigơ Q 1
Hình 3.20: Sơ đồ mạch Mod 4
Ví dụ 3.3.4.4: Thiết kế bộ đếm nhị phân đồng bộ có Md = 5
Hình 3.21: Đồ hình trạng thái của bộ đếm Mod 5
Để thiết kế bộ đếm, cần xác định số lượng trigơ cần sử dụng, trong trường hợp này là n = 3 Ba trigơ được sử dụng để mã hóa các trạng thái là Q3, Q2 và Q1.
Cách 1: Dùng bảng kích để xác định các đầu vào kích cho các trigơ n n+1 Trigơ Q 3 Trigơ Q 2 Trigơ Q 1
Bảng 3.9: Bảng hàm kích cho trigơ
Tối thiểu hóa hàm kích của các trigơ:
Cách 2: Dùng bảng chuyển đổi trạng thái để tìm hàm kích
Bảng 3.10: Bảng chuyển đổi trạng thái
Từ bảng 3.10 tách ra làm 3 bảng chuyển đổi riêng biệt cho 3 trigơ để tìm phương trình chuyển đổi trạng thái của các Q3 n+1 , Q2 n+1 , Q1 n+1
Bảng 3.11: B ng karnaugh c a: a) Qả ủ n+1 1 , b) Qn+1 2 , c) Q3 n+1
Hình 3.22: Sơ đồ m ch Mod 5 ạ
3.3.5 Thiết kế bộ đếm không đồng bộ
- Bộ đếm sử dụng T – FF và JK - FF; nếu sử dụng Flip Flop khác thì phải chuyển đổi sang T –FF hoặc JK - FF
Khi cố định đầu vào (T=1), các bit đầu vào và đầu ra duy trì trạng thái chờ cho đến khi nhận được xung C để chuyển đổi trạng thái Bộ đếm được điều khiển hoàn toàn bởi xung C K.
- Với bộ đếm dị bội xung CK chỉ tác động vào Flip Flop đầu tiên,cònlại sẽ Flip
Floptự kích thích lẫn nhau.
- Sự thay đổi trạng thái của Flip Fop này sẽ dẫn đến sự thay đổi trạng thái của các
Trong quá trình học, chúng ta coi các Flip Flop là lý tưởng, tức là không có thời gian trễ khi tín hiệu truyền qua Tuy nhiên, trong thực tế, tín hiệu khi đi qua một Flip Flop luôn chịu một thời gian trễ nhất định, ký hiệu là δ(t), mặc dù δ(t) thường nhỏ hơn độ rộng của một xung nhịp CK Các bước thiết kế cần được thực hiện với sự chú ý đến yếu tố này để đảm bảo hiệu suất tối ưu.
- Phân tích yêu cầu thiết kế, xác định đồ hình trạng thái ban đầu
- Xác định số lượng và loại Flip Flop cần (sẽ) sử dụng
- Vẽ đồ thị dạng sóng và chọn xung đồng hồ
- Xác định phương trình trạng thái, phương trình ra
- Tìm phương trình hàm kích (tín hiệu đầu vào điều khiển các Flip Flop)
- Vẽ sơ đồ logic (sơ đồ mạch) b Bộ đếm nhị phân không đồng bộ cơ bản
- Giả sử ta coi xung nhịp C K = x tác động vào Flip – Plop A và C K hoạt động ở mức tích cực thấp
- Ta có sơ đồ dạng sóng của bộ đếm 3 bit A, B, C … như sau:
Một chu kỳ hoạt động
