Khóa luận tốt nghiệp Kỹ thuật máy tính: Nghiên cứu thiết kế vi mạch quản lý nguồn trên SoC

Thiết kế mạch ồn áp tuyến tính điện áp rơi thấp LDO đạt được dai rộng điện áp đầu vào trên công nghệ CMOS 90nm, dé đạt được dải điện áp đầu vào rộng, các dé xuất trước đây sử dụng kiến t

ĐẠI HỌC QUOC GIA TP HO CHÍ MINH

TRUONG DAI HQC CONG NGHE THONG TIN

KHOA KY THUAT MAY TÍNH

TRAN DUC NGUYEN LAM MINH LUAN

KHOA LUAN TOT NGHIEP

NGHIEN CUU VI MACH THIET KE QUAN LY

NGUON TREN SOC

Research & Design SoC Control Power Supply

KY SƯ NGANH KY THUAT MAY TÍNH

TP HO CHi MINH, 2022

ĐẠI HỌC QUOC GIA TP HO CHÍ MINH

TRUONG DAI HQC CONG NGHE THONG TIN

KHOA KY THUAT MAY TÍNH

TRAN DUC NGUYEN - 18521166 LAM MINH LUAN - 18521063

KHOA LUAN TOT NGHIEP

NGHIEN CUU VI MACH THIET KE QUAN LY

NGUON TREN SOC

Research & Design SoC Control Power Supply

KY SƯ NGANH KY THUAT MAY TÍNH

GIANG VIEN HUONG DAN

TS Nguyén Minh Son

TP HO CHi MINH, 2022

THÔNG TIN HỘI ĐÒNG CHÁM KHÓA LUẬN TÓT NGHIỆP

Hội đồng chấm khóa luận tốt nghiệp, thành lập theo Quyết định số 528/QD-DHCNTT

ngày 19 thang 07 năm 2022 của Hiệu trưởng Trường Đại học Công nghệ Thông tin.

LOI CAM ON

Lời đầu tiên, em muốn cám ơn các quý thay, cô và các giảng viên đã và dang giảng day tại trường Đại học Công nghệ Thông tin - Đại học Quốc gia Thành phố Hồ

Chí Minh đã góp công xây dựng trường của chúng ta ngày hôm nay.

Trong quá trình học tập và rèn luyện tại trường, em nhận được sự chỉ bảo tận

tình, nhận được những kiến thức, kinh nghiệm quý báu của các thay, cô, từ đó đã giúp

em có được kiến thức chuyên môn, sâu rộng như ngày hôm nay Ngoài ra, em còn được trang bị kỹ năng mềm trong quá trình theo học tại trường, giúp em có thể bước vững

trong cuộc sống và trong tương lai.

Bên cạnh đó, chúng em cũng xin gửi lời cám ơn chân thành đến thầy hướng dẫn

Tiến sĩ Nguyễn Minh Sơn, thầy đã tận tình hướng dẫn chúng em trong suốt quá trình

làm khóa luận và cũng dành nhiều thời gian quý báu đề chỉnh sửa, góp ý cho chúng em hoàn thành khóa luận đúng thời hạn và tốt nhất.

Sau cùng, em muốn gửi lời cám ơn đến gia đình và bạn bè đã luôn là hậu phương vững chắc, là chỗ dựa tinh thần, động viên chúng em, giúp chúng em có thể hoàn thành

khoá luận.

Một lần nữa chúng em xin chân thành cám ơn và xin chúc những điều tốt đẹp nhất sẽ luôn đồng hành cùng mọi người.

Thanh phố Hỗ Chi Minh, tháng 06 năm 2022

Sinh vién thuc hién

Tran Dire Nguyén

Lam Minh Luan

1.4 Bố cục báo Cáo .-¿-2222+2+22222112222111122121112211111.21111 1111 E1 re 3

Chương 2 CƠ SỞ LÝ THUYẾT vvv+vv+e+eeseettEettttttrrrrrrrrrre 5

2.1 Công nghệ CMOS -: 2222222222222222111121222122211121 11111111 cccerrrrri 5

2.2 Transistor MOS ch Hit 6

2.2.1 Cấu trúc vật lý.

2.2.2 Nguyên lý hoạt động + St erkrerrkerrerrrrrree 7

2.3 LDO - Liner Dropdown RegulatOr - - - ¿6552 <s+£s£vzx+kseererrerke 7

231 Clu tri er cụm | § 2.3.2 Bộ khuếch đại lỗi (EA) .-¿:2222+c222S++teEEEvvrrerrrvrrerrrrvee 9

2.3.3 Pass (€VIC€ HT HH HH HH HH HH 10

2.3.4 Bộ chia điện trở co tình 11

2.4 Quản ly năng lượng mach tích hợp (PMIC) - ¿+ 55s 5s5<+ 12

Chương 3 GIẢI PHÁP THIET KE MẠCH NGUÒN

3.1 Công cu Synopsys Custom Desiger- - «c6 cstekercrekekekerrke 13

3.2 Luồng thiết kế chung Custom Design ¿-©c++222++cecccvsreesrs 14

3.3 Sơ đồ khối bộ xử lý quản lý nguồn PMIC -cc:-+c-++ 17

3.4 Cổng logic NOT 22222222++22222221111122221111111 1111111 re 18

3.4.1 Schematic và symbol cổng NOT .-¿ ©+c¿+22+zz+cczsecee 18 3.4.2 Layout cOmg NOT -¿2222+++22222A2E222EEEEEEkerrrrrkee 19

3.4.3 Post Layout Simulation công NOT -¿- 5¿©c++2c++cx+cc+z 203.5 Cong logic NAND < AẦ 21

3.5.1 Schematic va symbol céng NAND eccscsccscsssessesseseseesesseesessesessess 213.5.2 Layout công NAND.vi.cescecescscsscssessesessessesessessessessessessssteseesessessessess 223.5.3 Post Layout Simulation công NAND w csccscsscessesessessesseeseeseeseseseens 23

3.6 D FLIp-FlOp oe .- 4 25

3.6.1 Chức nang D FÏIp-FÏOD - 25 51H gi, 25

3.6.3 Layout khối D Flip-Flop -¿ 2¿s¿22++2s++zx2zxrzxxersesree 273.6.4 Post Layout Simulation khối D Flip-Elop . - 283.7 Mạch chốt dữ liệu (Dlatch 8bït) cc:s>5csccscxxeretrkerrrrrerrrrrerree 29

3.7.1 Schematic và symbol Dlatch 8bit - - ¿+ ++s++s<++x++x+exs+2 29

3.7.3 Post Layout Simulation Dlatch 8bI( 5 «<< <<<<£<ss 31

3.8 Các khối mức đầu ra của LDO vee eeeseeeesessseecessseecessneeeeessnneecessnnecessnneeessnes 32

3.8.3 Schematic va symbol tổng hợp 8 mạch LDO - 38

3.4.5 Layout SImuÌafIOII - - << 1111191011910 19 1119 Hư 41

CHƯƠNG 5: KET LUẬN VA HUONG PHAT TRIEN . - 48

5.1 Kếtluận

5.2 Khó khăn gặp phải

5.3 Hướng phát triển TÀI LIỆU THAM KHẢO

DANH MỤC HÌNH

Hình 2.1: Mạch đảo dùng CMOS LH HH1 TH HH ng Hy Hy ri, 5

Hình 2.2: Phân loại công nghệ mạch tích hợp sử dụng chat bán dẫn silic 6Hình 2.3: Cau trúc vật ly Transistor MOS n và p trong công nghệ giếng n 7Hình 2.4: Cau trúc liên kết điều chỉnh điện áp tuyến tính -s- 9

Hình 2.6: Pass device pMOS (A), nMOS (B) va gốc (C) Hee 10Hình 2.7: Cấu trúc liên kết bộ chia điện trở -c-c-+c+crxerrrrreeree 11Hình 2.8: Ví dụ về một khối chức năng PMIC của chip BD9594AMWYV 12Hình 3.1: Phần mềm Synopsys Custom Designer . : -+ 13

Hình 3.2: Bộ thư viện referenceOOREE - - c2 * + 32221 E++2EEvezereeeereeeesreeee 13

Hình 3.4: Layout Versus Schematic - ¿<< S5 1+1, 16

Hình 3.9: Layout công NOT_ - 22©52+2E+EE2EE2EE2EEEEE2E222127171 71.21 tre 19

Hình 3.11: Kết quả mô phỏng sau layout công NOT -¿¿22sz55+ze: 21

Hình 3.13: Symbol công NAND ou.cescescsscssessessessessessescseesessessessessessesessessessessesseavess 22Hình 3.14: Layout công NAND cccccscsscssssssssessessessessessessessssscsecsessecsessesssssesesseeseess 22Hình 3.15: Testbench công NAND ccccsscssssssssessessessessessessesscsseseesessessesssssesseseeseess 23

Hình 3.16: Kết quả mô phỏng sau layout công NAND -¿ s52 24Hình 3.17: Schematic khối D Flip-Flop sử dụng 2 công NOT và NAND 26

Hình 3.20: Layout khối D Flip-flop - 2-2 225£+£+E+£E+£E+Ex+Ezzezxzered 27

Hình 3.22: Kết quả mô phỏng sau layout D Flip-flop -¿-s¿©sz55ze: 29

Hình 3.23: Schematic Dlatch 8 bit - - 5 5 S1 ng ng ng riệp 29

Hình 3.24: Symbol Dlatch 8Đit - - 5 55 + ng ng HH tt nưệt 30

Hình 3.25: Layout Dlatch SbI( - - - ác 123131119111 112111911111 1 11H ng nh Hiệp 30

Hình 3.26: Testbench Dlatch SbI( - - 6 5 2212113113119 119 111 31 re 31

Hình 3.27: Kết quả mô phỏng sau layout Dlatch 8bit -2- ¿552552 32Hình 3.28: Schematic khối ToT © ON og rams onic cece “ AdÍịI 32

Hình 3.30: (A) Layout LDO_0.9V, (B) Layout LDO_ IV - -<++ 34 Hình 3.31: (C) Layout LDO_1.2V, (B) Layout LDO_ 1.5V cs«2 35

Hình 3.32: (E) Layout LDO_1.8V, (F) Layout LDO_2.5V c2 36

Hình 3.33: (G) Layout LDO_3V, (H) Layout LDO_3.3V oo eee eeeeeeeeeeeeeeneeeeee 37

Hình 3.34: Schematic tổng hop 8 mạch LDO o ceccccsscssssssssessessessessesseeesseseseeseess 38

Hình 3.35: Symbol tong hợp 8 mạch LDO uv.ececceccecssssssessessesseseeseesesseesessessesseseseess 39Hình 3.36: Layout tổng hợp 8 mạch LDO 2- 2¿©22++++£x+zxe+Eezrxsred 40

Hình 3.37: Testbench 8 mạch LDO - - - ĂĂG 331222211111 S19 1 11111112211 re 41

Hình 3.38: Kết qua mô phỏng schematic 8 mạch LDO -. - 42Hình 3.39: Kết quả mô phỏng sau Layout 8 mạch LDO (1) - 42

Hình 3.41: Dòng điện dau ra bị nhiễu của tong hợp 8 mạch LDO 43Hình 3.42: Liên kết giữa 2 nguồn đất GNDA-GNDD -: 44

Thông số kiểm tra mô phỏng cổng NOT -./ 22ccccccrrrrerrrrrrre 20

Thông số kiểm tra mô phỏng cong NAND c2cc:5c55sc2 23 Bảng sự thật cong NAND -222222222222c222EEtrEEEEErrrrrrrrrrerrrrvee 24

Bang sự thật của D Flip-fÏop «cty 25

Thông số kiểm tra mô phỏng D Flip-flop - :¿-©5cz25255sc2 28 Thông số kiểm tra mô phỏng Dlatch 8bit -2c:2-52255+x 31

Bảng số liệu cho các mức đầu ra của các khối LDO 33 Thông số kiểm tra mô phỏng 8 mạch LDO - - + =+©<++ Al Thong số kiểm tra mô phỏng PMIC sccscsssseessssssesesessesssesseesesssseeesssseeees 45

Bảng so sánh Volt đầu ra của 2 kết quả mô phỏng - 47

DANH MỤC TU VIET TAT

SoC System on Chip

LDO Liner Dropdown Regulator

CMOS Complementary Metal-Oxide-Semiconductor

NMOS N-channel Metal Oxide Semiconductor

PMOS P-channel Metal Oxide Semiconductor

Ic integrated circuit

PMIC Power management integrated circuit

EA Error amplifier

FET Field-effect transistor

VREF Reference Voltage

DC Direct Current

2C Inter-Integrated Circuit

BiCMOS Bipolar Complementary Metal Oxide Semiconductor DRC Design Rule Check

LVS Layout Versus Schematic

LPE Layout Parasitics Extraction

TÓM TÁT KHÓA LUẬN

Khóa luận hướng tới mạch quản lý nguồn trên SoC Thiết kế mạch ồn áp tuyến tính điện áp rơi thấp (LDO) đạt được dai rộng điện áp đầu vào trên công

nghệ CMOS 90nm, dé đạt được dải điện áp đầu vào rộng, các dé xuất trước đây

sử dụng kiến trúc mạch phức tạp, xếp chồng nhiều tang LDO, điều này dẫn đến

tiêu thụ nhiều công suất và diện tích chiếm Do vậy khóa luận lần này nhóm chúng

em sử dụng mạch LDO đơn giản, và dé cải thiện chất lượng của LDO, kỹ thuật

suy giảm trở kháng bộ đệm đã được thực hiện điều khiển các thiết bị công suất

PMOS.

Đồng thời bài khóa luận còn làm thêm về mạch chốt Dlatch 8 bit dé chốt 8

dữ liệu đầu ra theo ý muốn từ 8 mạch D Flip-flop các ngõ ra của mạch sẽ là Enable

để nối tiếp đầu vào cho mạch LDO từ đó có thể đưa ra các đầu ra theo ý muốn từ

0.9v tới 3.3v

MỞ ĐÀU

Có hai xu hướng đã đánh dấu ngành công nghiệp bán dẫn và điện tử tiêu dùng

trong những năm qua: Giảm diện tích của các dự án và giảm tiêu thụ điện năng Hai

điều này đòi hỏi các hệ thống điện tử tích hợp silicon với mức tiêu thụ ngày càng thấp hơn và tích hợp tối đa cho phép loại bỏ các thành phần bên ngoài trên chip (mô hình

System-on-Chip, hoặc SoC) Dé đạt được điều này, cần phải tạo ra các miền điện áp

được tối ưu hóa bên trong khác nhau cho các chức năng tích hợp khác nhau với mức hiệu suất và tong hợp cần thiết Do đó, việc nghiên cứu chỉ tiết những bộ chuyên đồi

công suất và bộ chuyên đổi điện áp nào được yêu cầu đề tích hợp vào bên trong chip

và cái nào dé bên ngoài chip cũng không thé thiếu dé đánh giá cho mỗi miền phụ điện

áp loại mạch nào được yêu cầu: Mạch tuyến tính (bộ điều chỉnh tuyến tính, bộ điều

chỉnh tuyến tính LDO, với thiết bị đầu ra pMOS hoặc nMOS, v.v.) hoặc mạch chuyển mạch (chuyển capacitor, chuyén đổi cuộn cảm).

Chương 1 GIỚI THIEU TONG QUAN DE TÀI

1.1 Đặt vấn đề Ngày nay, khi các hệ thống tiếp tục thu nhỏ về cả kích thước và mức sử dụng

điện, đồng thời phát triển về chức năng, các nhà thiết kế liên tục phải đối mặt với

thách thức làm thế nào đề cung cấp năng lượng hiệu quả cho các hệ thống bộ xử lý nhúng Một tùy chon dé tạo nguôn là sử dụng mạch tích hợp bộ điều chỉnh nguồn (IC) riêng lẻ cho từng bộ xử lý, FPGA hoặc SoC Điều nay thường được gọi là một

giải pháp rời rạc Tùy chọn khác là sử dụng IC quản lý nguồn đa kênh, hoặc PMIC.

1.2 Mục tiêu đề tài

Khóa luận tập trung vào nghiên cứu, thử nghiệm và triển khai một hệ thống

mach quản lý nguồn dé điều khiển được nguồn đầu ra theo các mức yêu cầu như là: 0.9V, 1V, 1.2V, 1.5V, I.8V, 2.5V, 3V, 3.3V với đầu vào là 5V

1.3 Nội dung

Nội dung 1: Nghiên cứu lí thuyết cấu trúc về nguồn tuyến tính LDO

e Nghiên cứu và vẽ sơ đồ khối cho từng mạch nhỏ, tìm kích thước (width,

length) của Nmos, Pmos và tìm kiếm thêm tài liệu

Nội dung 2: Nghiên cứu lí thuyết về cầu trúc của PMIC

¢ _ Nghiên cứu xây dựng mô hình sơ đồ khối mạch tổng quát gồm 2 khối nhỏ là

(PMIC — Processing Unit)

e Công việc thực hiện: tim kiếm tài liệu và layout chạy mô phỏng mạch đúng

với các chức năng đầu ra cần mong đợi từ 0.9v — 3.3v

© _ Chỉnh sửa va layout cách tối ưu dé tránh sinh ra tụ trở kí sinh

1.4 Bố cục báo cáo

© _ Chương 1: Tổng quan đề tài Chương này trình bày về lý do chon đề tài, mục

tiêu, nội dung và giới hạn của đề tài.

© Chương 2: Cơ sở lý thuyết Chương này trình bày tổng quát về các cơ sở lý

thuyết dùng trong khóa luận.

e Chương 3: Giải pháp đề xuất Chương này trình bày chi tiết các giải pháp

nhóm đưa ra dé giải quyết bài toán.

e_ Chương 4: Kết quả thực nghiệm Chương này trình bày các kết quả đạt được

của nhóm.

e Chương 5: Kết luận và hướng phát triển Chương này đưa ra kết luận của nhóm

sau khi thực hiện khóa luận, cũng như đưa ra hướng phát triển khóa luận của

nhóm.

Chương 2 CƠ SỞ LÝ THUYET

2.1 Công nghệ CMOS

CMOS, viết tắt của “Complementary Metal-Oxide-Semiconductor” trongtiếng Anh, là thuật ngữ chỉ một loại công nghệ dùng đề chế tạo mạch tích hợp Côngnghệ CMOS được dùng dé chế tạo vi xử lý, vi điều khiển, RAM tĩnh và các cônglogic khác Công nghệ CMOS cũng được dùng rất nhiều trong các mạch tương tự nhưcảm biến ảnh, chuyên đổi kiểu dữ liệu, và các vi mạch thu phát có mật độ tích hợp

cao trong lĩnh vực thông tin Vi mach CMOS dùng cả 2 loại transistor PMOS va

NMOS và tại mỗi thời gian chỉ chứa một loại transistor năm tại vị trí trạng thái đóng

Hinh 2.1: Mach dao ding CMOS

Hai công nghệ mach tích hợp silic (công nghệ bán dẫn sử dụng chất bán dẫnsilic) phổ biến nhất là công nghệ MOS và công nghệ lưỡng cực (bipolar) Trong nhiềunăm, công nghệ mạch tích hợp silicon chiếm ưu thé là công nghệ lưỡng cực, đượcminh chứng với sự phát triển nở rộ của các IC khuếch đại thuật toán và họ IC số TTL(transistor- transistor logic) Đến đầu những năm 1970, công nghệ NMOS (n-channelMOS: transistor kênh n) là công nghệ được chon cho phan lớn các thiết kế mạch MOStương tự và số Đến đầu những năm 1980, thế giới mạch tích hợp VLSI chuyền sang

sử dụng công nghệ CMOS gate silicon và công nghệ này đã trở thành công nghệ

chiếm ưu thế cho các thiết kế tín hiệu trộn (mixed-signal design) và mạch số VLSIsuốt từ đó đến nay Gần đây, công nghệ kết hợp cả công nghệ CMOS và công nghệlưỡng cực, được gọi là công nghệ BICMOS Nó có được ưu điểm của cả hai côngnghệ đó là tốc độ cao của công nghệ lưỡng cực và mật độ tích hợp lớn của công nghệCMOS Công nghệ BiCMOS được xác nhận là thành công cả về mặt công nghệ vàmặt thị trường Có các 6 quy trình chế tạo MOS cơ bản là:

Oxi héa (Oxidation)

well technology)

MOS kênh p được hình thành với 2 vùng bán dẫn loại p được pha tap mạnh

(kí hiệu là p+) được khuếch tán vào trong vật liệu bán dẫn loại n pha tạp yếu (kí hiệu

là n-) gọi là giếng Hai vùng p+ được gọi là máng (drain) và nguôồn (source) và đượctách riêng bởi một khoảng cách L (quy cho độ dài của thiết bị) Ở bề mặt giữa drain

và source là điện cực công (gate), nó được tách riêng với dé silic bởi một màng mỏng

vật liệu cách điện (ôxít silic Si02) Tương tu, transistor MOS kênh n được hình thành

bởi 2 vùng bán dẫn n+ bên trong dé (subtrate) p- Nó cũng có cực công (gate) trên bềmặt giữa máng và nguồn được tách riêng khỏi dé silic bởi một vật liệu cách điện

mỏng (ôxít silic S1O2).

p-channel transistor n-channel transistor

cắt ngăn thì vân đê điêu khiên lại là vân đê vô cùng quan trọng.

2.3 LDO — Liner Dropdown Regulator

LDO là một trong những khối quan trọng nhất trong đơn vi quản ly nănglượng Chúng đã được sử dụng khi nguồn điện áp ồn định phải được kiểm soát bat kêbat kỳ thay đồi nào về tải hiện tại và nguồn cung cấp đầu vào Khi xu hướng thị trường

là giảm diện tích của cả khuôn và bảng càng nhiều càng tốt, các quy trình chế tạo mớiđang xuất hiện làm giảm các dimen-sion (quy mô nano) cho phép nhu cầu của ngànhcông nghiệp điện tử giống nhau kết quả nhưng bên trong một gói nhỏ hơn nhiêu

2.3.1 Cấu trúc

Cho thấy kiến trúc của CMOS Cổ điền Low-Drop Out được tạo thành từ bộkhuếch đại lỗi (EA), bộ chia điện trở, bóng bán dẫn đi qua và tham chiếu điện áp Bộkhuếch đại lỗi có nhiệm vụ so sánh điện áp tham chiếu với điện áp đầu ra thu được

từ phản hồi điện trở và cả việc điều khiển bóng bán dẫn vượt qua trong chức năngcủa kết quả so sánh Giả sử mức tăng điện áp của bộ điều chỉnh đủ lớn, điện áp đầu

ra được xác định bởi tỷ lệ của điện trở đầu ra R1 và R2, và băng tham chiếu điện áp

R2

Vout = V>.(1 + RD

Bóng bán dẫn vượt qua là một thiết bị điện điều khién dòng điện chạy đến tai

Cau trúc cần phải được bù đắp vì nó có hai cực tần số thấp, được đặt ở đầu ra của

LDO và đầu ra của bộ khuếch đại lỗi, tương ứng Dé tạo nguồn dòng điện đầu ra lớn

mà không bị sụt áp lớn, bóng bán dẫn công suất phải rất lớn so với các bóng bán dẫn

bên trong.

Mô tả một cấu trúc tiêu biểu của các nguồn tuyến tính hiện đại Theo đó, mộtnguồn tuyến tính thường bao gồm các thành phần cơ bản sau: Một thành phần cho

dòng điện chạy qua và gây ra một điện áp rơi trên nó, gọi là “Pass Device” Thành

phan này thường là FET, MOSFET, hoặc BJT mắc theo kiểu Darlington hoạt động ởvùng tuyến tính Như đã nói ở trên, tại vùng làm việc tuyến tính, nó có tính chất nhưmột điện trở, cũng là thành phần gây ra sự giảm áp ở đầu ra so với đầu vào Điện áp

ở đầu ra sẽ được cảm nhận và so sánh với một giá trị điện áp tham chiếu (Reference

Voltage — VREF) bởi bộ so sánh “Error Amplifier’.

Vref e— - — “Mp

Vout

Vib

= Off-chip

Hình 2.4: Cầu trúc liên kết điều chinh điện áp tuyến tính

Trong cấu trúc của mạch LDO có 3 khối là: EA - Error amplifier, Pass

device, bộ chia điện trở.

2.3.2 Bộ khuếch đại lỗi (EA)

EA - Error amplifier: Bộ khuéch dai 16i (EA) so sánh điện áp tham chiếu với

điện áp phản hồi từ đầu ra và khuếch đại sự khác biệt Nó chịu trách nhiệm điều khiển công của thiết bị vượt qua đến điểm hoạt động thích hợp dé đảm bảo rằng đầu ra ở

điện áp chính xác Khi tải hiện tại và nguồn điện thay đổi, EA điều khiển thiết bị vượt

qua đề duy trì điện áp đầu ra không đổi Bộ khuếch đại lỗi về cơ bản đúng như tên gọi của nó, tức là nó khuếch đại một tín hiệu lỗi Lỗi này dựa trên sự khác biệt giữa

tín hiệu tham chiếu và tín hiệu đầu vào Nó cũng có thể được coi là sự khác biệt giữa hai đầu vào Chúng thường được sử dụng đồng thời với các vòng phản hồi, do cơ chế

tự điều chỉnh của chúng Chúng có một bộ chân cắm đầu vào đảo ngược và không đảo, đó là thứ chịu trách nhiệm cho đầu ra là sự khác biệt của các đầu vào.

Hình 2.5: Cấu trúc bên trong của EA

2.3.3 Pass device

Pass device: Giai đoạn dau ra trong bộ điều chỉnh tuyến tính có thể được thiết

kế với các cấu hình khả dụng khác nhau tùy thuộc vào hiệu suất mạch và hiệu suất

công suất Một tiêu chí quan trọng đề lựa chọn thiết bị vượt qua là điện áp rơi từ đầu

vào đến điện áp đầu ra Hình 2.2 cho thấy các cấu trúc liên kết thiết bị truyền khác nhau được sử dụng trong bộ điều chỉnh tuyến tính CMOS: bộ theo nguồn nMOS,

nguồn chung pMOS và bộ chuyền đổi 2 góc.

Vin Vin

Vout Vout Vout

(A) (B) (C)

Hinh 2.6: Pass device pMOS (A), nMOS (B) va gốc (C)

Nói chung, với cùng một kích thước, bóng bán dẫn nMOS có kha năng dẫn

dòng điện cao hơn do tính linh động của các điện tử cao hơn Tuy nhiên, dé đạt được

10

điện áp rơi ra thấp, pMOS được ưu tiên hơn, mặc dù khả năng dẫn điện thấp hơn của chúng Ngoài ra, điện áp công của nó luôn thấp hơn điện áp cung cấp.

Ngược lại, trong nMOS điện áp cổng có thé cao hơn nguồn cung cấp khi được thiết

kế dé hoạt động ở điện áp rơi ra thấp Do đó, có thé cần thêm mạch bồ sung gây phức

tạp hơn cho thiết kế Tuy nhiên, nMOS tiêu thụ điện tích nhỏ hơn cho cùng một dòng điện tối đa và cung cấp hiệu suất động tốt hơn ở tín hiệu lớn vì nút nguồn được kết

nối trực tiếp với đầu ra của bộ điều chỉnh.

2.4 Quản lý năng lượng mạch tích hợp (PMIC)

Các mạch tích hợp quản lý nguồn (IC quản lý nguồn hoặc PMIC hoặc PMU như một khối) là các mạch tích hợp đề quản lý nguồn Mặc dù PMIC đề cập đến nhiều

loại chip (hoặc mô-đun trong thiết bị hệ thống trên chip ), hau hét déu bao gồm một

số bộ chuyền đổi DC/DC hoặc bộ phận điều khiển của chúng PMIC thường được

bao gồm trong các thiết bị sử dụng pin như điện thoại di động và máy nghe nhac di động dé giảm dung lượng cần thiết.

IC quản lý nguồn là thiết bị trạng thái rắn điều khiển dòng và hướng của nguồn

điện Nhiều thiết bị điện sử dụng nhiều điện áp bên trong (ví dụ: 5 V, 3,3 V, 1,8 V, v.v.) và nguôn điện bên ngoài (ví dụ: 6 cắm trên tường, pin, v.v.), có nghĩa là thiết kế nguồn của thiết bị có nhiều yêu cầu cho hoạt động PMIC có thé đề cập đến bat kỳ

chip nào có chức năng liên quan đến nguồn riêng lẻ, nhưng thường dé cập đến các IC

kết hợp nhiều hơn một chức năng, chẳng hạn như chuyền đổi công suất khác nhau và điều khiển công suất như giám sát điện áp và bảo vệ điện áp thấp Bằng cách kết hợp

các chức năng này vào một IC, một số cải tiến đối với thiết kế tổng thể có thể được thực hiện như hiệu suất chuyền đổi tốt hơn, kích thước giải pháp nhỏ hơn và tản nhiệt

tốt hơn Nó có thể được sản xuất bằng quy trình BiCMOS Chúng có thê đến dưới dạng gói QFN Một số kiểu máy có giao diện truyền thông bus ni tiếp I2C hoặc SPI

cho I/O Ví dụ một số kiểu máy có bộ nguồn điều chỉnh điện áp tuyến tính (LDO) và đồng hồ thời gian thực (RTC) cùng hoạt động với pin dự phòng.

Function Block (BD9594AMWV)

Hình 2.8: Vi du về một khối chức năng PMIC của chip BD9594AMWV

12

Chương 3 GIẢI PHÁP THIET KE MẠCH NGUON

3.1 Công cu Synopsys Custom Designer

Công cu Synopsys Custom Desiger là một công cụ dé thiết kế và xác minh

tính đúng đắn của các thiết kế tín hiệu tương tự, phần mềm bao gồm các chức năng

như là vẽ mạch, quản lý thiết kế, mô phỏng chức năng trước và sau của mạch, sửa lỗi của thiết kế, Từ đó ta có thể tối ưu được mạch thiết kế để ra được kết quả như y

muôn

Công cụ này được chạy trên máy ảo VMware Workstation 16 một cách độc

lập và phần mềm có thư viện reference90RF

Hình 3.1: Phân mém Synopsys Custom Designer

13

Synopsys đang cung cấp một thư viện chung CMOS 90nm cho người dùng đại

đa số sẽ là sinh viên dé dàng tiếp cận với công nghệ CMOS tiên tiến dé thực hànhthiết kế trong CMOS hiện đại bằng các công cụ EDA hiện đại Thư viện chung nàykhông bị hạn chế về Sở hữu trí tuệ (IP) Các hạn chế về IP thường khiến các trườngđại học khó tiếp cận các bộ quy trình công nghiệp thực sự Mặc dù thư viện này khôngđược thiết kế dé chế tạo, nhưng nó cung cấp tất cả các yếu tố của một thư viện dựatrên cơ sở đúc thực sự, đo đó cho phép sinh viên có được kinh nghiệm thiết kế trongcông nghệ CMOS tiên tiến

Nội dung của thư viện chung 90nm bao gồm bộ công nghệ, thư viện tiêu chuẩn

kỹ thuật số, thư viện tiêu chuẩn I/O, bộ nhớ và vòng lặp khóa pha Trong quá trình

phát triển và hoàn thành khóa luận, nhóm chúng em chỉ quan tâm đến thành phần bộ

công nghệ của thư viện vì quy trình thiết kế của chúng em là quy trình thiết kế vi

mạch hoàn toàn tùy chỉnh.

3.2 Luồng thiết kế chung Custom Design

14

Bước 1: Design Specification - Đặc tả thiết kế Quy trình thiết kế bắt đầu vớimột ban đặc tả cho thiết kế Thông thường, nó là danh sách các yêu cau tinhnăng chung và thông số kỹ thuật liên quan đến công nghệ quy trình, tiêu thụđiện năng, các trường hợp sử dụng thiết yếu, thời gian

Bước 2: Schematic Capture — Thiết kế mạch ở dang nguyên lý dé xem xét mach

có đáp ứng yêu cầu mà đặc tả đã đưa ra ở trên hay không

Bước 3: Symbol Creation — Đóng gói mạch nguyên lý ở dạng hình biéu tượng,những hình biéu tượng hay thấy đó chính là các công logic AND, OR, XOR, Bước 4: Simulation — Mô phỏng chức năng cho mạch nguyên lý xem kết qua đãchạy đúng nếu sai quay lại bước 2 thiết kế mạch nguyên lý dé sửa lỗi

Bước 5: Layout - Sắp xếp bồ trí các linh kiện và đi day

Bước 6: Physical Verification — Kiểm tra vật lý

> DRC — Design Rule Check: Kiểm tra thiết kế về thiết kế bảng mạch, thiết bị

bán dẫn, mạch tích hợp đảm bảo liên kết với nhau và hoạt động bình thường.Kiểm tra đảm bảo thiết kế vật lý đáp ứng được yêu cầu sản xuất và không dẫnđến lỗi chip

> LVS - Layout Versus Schematic: Kiểm tra và so sánh mạch nguyên lý ban

đầu và mạch layout có khớp với nhau không

15

Davice Connectivity Schematic

Compare Schematic

netlist

Hinh 3.4: Layout Versus Schematic

> LPE — Layout Parasitics Extraction: Tao ra tụ tro kí sinh trên mach layout.

Thuật toán khai thác ký sinh (LPE) được bố trí cân bằng về độ chính xác điện,

số lượng phần tử ký sinh RLC được tạo ra

e - Bước 7: Post Layout Simulation — Chạy mô phỏng sau layout xem kết quả sau

khi layout xong có giống với trước layout hay không và xem kết quả đúng với

chức năng mà thiệt kê đê ra ban đâu.

16

PMIC được thiết kế từ 2 khối chính đó là: khối Dlatch 8 bit với các chân Enable

dé điều khiến tín hiệu output của PMIC ra các số Volt lần lượt là 0.9V, 1V, 1.2V,1.5V, 1.8V, 2.5V, 3V, 3.3V Còn khối kế bên là các kiến trúc nhỏ gồm 8 mạch LDO

dé ra số Volt tương ứng với từng mức

GNDO

Hình 3.6: Symbol tông quát PMIC

3.4 Công logic NOT3.4.1 Schematic va symbol cong NOT

Property Editor @x|

bị|⁄yW 8: 2

Eurent inst i2

7 Attributes | Prompt Value

Library reference90RF.

Cell p18.4t

View symbol

Name M12 Ongin (5.625,2.4375) Orientation RO

7 Parameters

Prompt value [=I

Total Width Length 0.28u m

Entry Mode 'WidthPerEin

Drain Diffusion Area (S 0.58p

‘Source Diffusion Area (

Drain Diffusion Periphery 2.58u m

Source Diffusion Periph.

Hình 3.8: Symbol công NOT3.4.2 Layout công NOT

Hình 3.9: Layout công NOT

Do mạch thiết kế cần 8 mach D Flip-Flop nên 2 nguôồn của (VSS và VSS-) gap

8 lần kích thước mặc định ban dau

19