Luận văn thạc sĩ Kỹ thuật viễn thông: Nghiên cứu và thiết kế khối tự động hiệu chỉnh tần số cho bộ tổng hợp tần số của chíp thu truyền hình

Trong đề tại này khối tự động hiệu chỉnh tần số được thiết kế cho bộ tổng hợp tần số dùng trong chip thu truyền hình số mặt đất theo chuẩn DVB-T2, hoạt động ở hai băng tầng VHF, UHF và b

GIỚI THIỆU

Giới Thiệu Về Chip Thu Truyền Hình Và Bộ Tổng Hợp Tần Số

Truyền hình kỹ thuật số mặt đất (Digital Terrestrial Television - DTT) là công nghệ truyền hình mới được chuyển đổi từ kỹ thuật tương tự sang kỹ thuật số Ưu điểm của công nghệ này là cho hình ảnh sắc nét, có chiều sâu, loại bỏ gần như hoàn toàn hiện tượng nhiễu và bóng ma vốn là nhược điểm của truyền hình tương tự thông thường Tại Việt Nam, truyền hình kỹ thuật số mặt đất được phát sóng theo chuẩn DVB-T2 (Digital Video Broadcasting - Terrestrial), là một chuẩn quốc tế về phát sóng số mặt đất trên hai băng tần VHF (174 - 230 MHz) và UHF (470 - 790 MHz)

Chip thu truyền hình số mặt đất (Radio Frequency Tuner Integrated Circuit - RF Tuner IC) nằm ở vị trí đầu vào của một thiết bị thu truyền hình, cụ thể hơn RF Tuner IC có vị trí nằm ngay sau anten thu và có nhiệm vụ chuyển đổi tín hiệu cao tần (Radio Frequency Signal - RF Signal) thành tín hiệu trung tần IF (Intermediate Frequency Signal - IF Signal) có tần số thấp hơn Tín hiệu trung tần này sẽ được cung cấp cho các chip kỹ thuật số khác (Digital Decoder) với nhiệm vụ chính là thực hiện việc giải mã tiếng nói và hình ảnh để phát ra loa và hiển thị lên màn ảnh như trình bày ở Hình 1.1

RF Tuner IC Digital Decoder

Hình 1.1 Sơ đồ khối đơn giản của một thiết bị thu truyền hình số

Trong một kiến trúc máy thu phát, bộ tổng hợp tần số (Frequency Synthesizer / Phase Locked Loop - PLL) là một khối đóng vai trò hết sức quan trọng và có nhiệm vụ cung cấp một tần số ổn định cho Mixer để thực hiện việc đổi tần lên ở máy phát hoặc đổi tần xuống ở máy thu Hình 1.2 trình bày sơ đồ khối và vị trí của bộ tổng hợp tần số trong chip thu truyền hình

IF Polyphase Filter Low Pass Filter IF AGC Antenna

Hình 1.2 Sơ đồ khối và vị trí của bộ tổng hợp tần số trong chip thu truyền hình

Một bộ tổng hợp tần số thông thường bao gồm các khối chức năng như sau:

 Phase Frequency Detector: khối phát hiện sai pha và tần số giữa tín hiệu tham khảo và tín hiệu hồi tiếp từ ngõ ra của khối tạo dao động điều khiển bằng điện áp (Voltage Controlled Oscillator - VCO)

 Charge Pump và Loop Filter: khối chuyển đổi tín hiệu sai pha và tần số từ Phase Frequency Detector thành dạng tín hiệu điện áp để điều khiển VCO

 Voltage Controlled Oscillator: khối tạo dao động với tần số ngõ ra tỉ lệ với điện áp điều khiển Vtune ở ngõ vào

 Divider: khối chia tần số trên đường hồi tiếp của PLL Fvco N F Fdiv   với N.F là tỷ số chia

Detector Charge Pump Loop Filter VCO

Hình 1.3 Các khối cơ bản của một bộ tổng hợp tần số.

Giới Thiệu Về Khối Tự Động Hiệu Chỉnh Tần Số

Với công nghệ vi mạch bán dẫn ngày càng phát triển, số lượng transistor được tích hợp vào trong cùng một diện tích chip ngày càng tăng lên Tuy nhiên, đi đôi với việc số lượng được tích hợp càng nhiều thì điện áp đánh thủng của các transistor này cũng giảm xuống tỉ lệ với việc giảm chiều dài kênh dẫn của MOSFET (Metal-Oxide Semiconductor Field-Effect Transistor) Chính vì vậy trong hoạt động của VCO thì điện áp điều khiển Vtune sẽ nằm trong một khoảng giới hạn Với một khoảng thay đổi điện áp nhỏ nhưng lại yêu cầu một khoảng thay đổi lớn về tần số ở ngõ ra của VCO trong các hệ thống băng rộng, khi đó đặc tuyến tần số thay đổi theo điện áp của VCO ( Kvco ) có độ dốc rất lớn và không thể thiết kế được trên mạch thực tế, đồng thời việc này làm tăng phase noise, giảm chất lượng PLL Để giải quyết vấn đề nêu trên, việc chia khoảng tần số thay đổi trong một băng rộng thành nhiều băng nhỏ với khoảng thay đổi tần số ít hơn được sử dụng như trình bày ở Hình 1.4

Hình 1.4 Chia nhỏ khoảng tần số thành các băng con cho VCO băng rộng Để hiện thực được việc này, một dãy các tụ điện mắc song song có khả năng đóng ngắt được dùng trong VCO [1], cụ thể ở đề tài này VCO sử dụng một dãy gồm 6 tụ điện như sơ đồ nguyên lý trình bày ở Hình 1.5 Chú ý rằng VCO được thiết kế một cách đối xứng, 6 tụ điện phía bên trái và bên phải VCO có giá trị tương ứng bằng nhau (C10 = C20, C11 = C21, …) và cùng dùng chung một đường tín hiệu điều khiển gồm 6 bit để đóng ngắt các tụ điện này

Hình 1.5 Phương pháp mở rộng khoảng tần số cho VCO

Với điều kiện lý tưởng, tần số ngõ ra của VCO được tính toán theo công thức:

Trong đó C VAR là giá trị điện dung của varactor V1 và V2 C SW là giá trị điện dung tương đương của dãy 6 tụ điện mắc song song Với 6 switch, C SW có thể là 1 trong 64 giá trị tùy thuộc trạng thái đóng ngắt của các switch Trạng thái đóng ngắt của 6 switch này được gọi là cap bank code Ứng với cap bank code là 000000 thì tất cả các tụ điện được ngắt khỏi VCO, khi đó mạch ở Hình 1.5 tương đương như một VCO băng hẹp có đặc tuyến là đường Band 0 Tương tự với cap bank code là 111111 thì tất cả các tụ điện được đóng vào VCO, khi đó mạch tương đương như một VCO có đặc tuyến là đường Band 63 Như vậy, nhờ vào việc đóng cắt 6 tụ điện thì một đặc tuyến có độ dốc rất lớn của VCO băng rộng đã được chia thành 64 băng con có độ dốc nhỏ hơn

Câu hỏi đặt ra là làm sao có thể chọn được 1 trong 64 cap bank code mà tại đó đặc tuyến của VCO có chứa tần số mong muốn? Theo suy nghĩ một cách đơn giản thì thông qua các kết quả mô phỏng, tầm tần số hoạt động của từng băng con trong VCO đã được biết trước, ví dụ như Band 63: 1.327GHz  1.373 GHz, Band 62: 1.335GHz

 1.38GHz, …(các băng liên tiếp có khoảng chồng lấn tần số với nhau) Từ thông tin này, một bảng tra (lookup table) được sử dụng để xác định vị trí băng chứa tần số mong muốn Tuy nhiên, trên thực tế tầm tần số hoạt động của các băng này là không cố định và bị tác động bởi nhiều yếu tố như sai số của các linh kiện trong quá trình chế tạo của nhà sản xuất, sai số của điện áp nguồn cung cấp, ảnh hưởng của nhiệt độ… Chính vì vậy, việc dùng bảng tra sẽ không hiệu quả và có sai số lớn dưới điều kiện hoạt động thực tế

Như vậy, bài toán đặt ra là cần phải thiết kế một mạch điện có chức năng chọn chính xác băng chứa tần số mong muốn ngay cả khi VCO và chính nó bị tác động bởi các điều kiện thực tế như đã trình bày ở trên Mạch này được gọi là khối tự động hiệu chỉnh tần số (Automatic Frequency Calibration - AFC)

Hình 1.6 Quá trình hoạt động của AFC và sự quá độ của PLL [3] Để hiểu rõ hơn về vai trò và nhiệm vụ của AFC, quá trình hoạt động của PLL đã được phân tích thành hai giai đoạn như trình bày ở Hình 1.6

 Giai đoạn chỉnh thô (Coarse Tuning): đây chính là giai đoạn hoạt động của khối tự động hiệu chỉnh tần số, AFC cố gắng tìm băng con gần nhất với tần số

TARGET f và giữ cố định cap bank code sau khi quá trình này kết thúc Ở giai đoạn này điện áp điều khiển Vtune của VCO luôn bằng 1 2 điện áp nguồn cung cấp

 Giai đoạn chỉnh tinh (Fine Tuning): đây là giai đoạn quá độ của PLL, điện áp Vtune được điều chỉnh sao cho tần số ngõ ra của VCO chính bằng tần số

Tóm lại, mục đích của khối tự động hiệu chỉnh tần số là tìm một băng con gần tần số mong muốn nhất bằng cách đóng cắt các tụ điện cho VCO trong khoảng thời gian đủ ngắn để giúp PLL mau chóng đạt được trạng thái khóa tần số Về nguyên lý chung khối tự động hiệu chỉnh tần số hoạt động dựa trên nguyên tắc so sánh tần số giữa hai tín hiệu là tín hiệu hồi tiếp về từ ngõ ra VCO và tín hiệu tham khảo được tạo ra từ thạch anh, sau đó thực hiện tăng/giảm cap bank code hiện tại theo hướng giảm độ sai tần số giữa hai tín hiệu này và dùng thêm một số giải thuật để tìm ra được cap bank code tương ứng với giá trị sai tần số là nhỏ nhất Đề tài tập trung vào việc nghiên cứu và thiết kế một khối tự động hiệu chỉnh tần số cho PLL Cụ thể hơn khối này được thiết kế để sử dụng trong chip thu tín hiệu truyền hình số mặt đất theo chuẩn DVB-T2 với mục tiêu đặt ra là khối có khả năng hiệu chỉnh một cách nhanh chóng và chính xác Sau khi thiết kế xong, đề tài sử dụng một khối VCO được kế thừa từ một đề tài khác để mô phỏng kiểm chứng sự hoạt động chính xác của khối đã thiết kế

I.2.2 Các phương pháp thiết kế khối tự động hiệu chỉnh tần số

Qua việc khảo sát các bài báo trên các tạp chí uy tín như IEEE, các bài báo của các trường đại học… Dựa vào trạng thái hoạt động của PLL khi hiệu chỉnh, khối AFC có thể được chia thành hai loại cơ bản chính:

 AFC hoạt động khi PLL ở trạng thái vòng kín [1], [2]: ở phương pháp này vẫn giữ nguyên kết cấu của PLL trong quá trình hiệu chỉnh như trình bày ở Hình 1.7, do PLL luôn phải hoạt động ở trạng thái vòng kín nên nhược điểm chính của phương pháp này là thời gian hiệu chỉnh rất lớn, khoảng vài trăm s đến vài ms Đây là một phương pháp cũ và không còn được dùng trong các thiết kế gần đây

Hình 1.7 AFC hoạt động khi PLL ở trạng thái vòng kín

 AFC hoạt động khi PLL ở trạng thái vòng hở: ở phương pháp này phần điều khiển điện áp Vtune của VCO được ngắt ra khỏi Charge Pump & Loop Filter như trình bày ở Hình 1.8 và 1.9 Khi đó thì PLL luôn ở trạng thái vòng hở trong quá trình hiệu chỉnh của AFC Chính vì vậy, phương pháp này có ưu điểm vượt trội về mặt thời gian hiệu chỉnh so với phương pháp cũ đã nêu trên và được dùng nhiều trong các thiết kế AFC gần đây

Dựa vào cấu trúc các thiết kế bên trong của AFC thì AFC hoạt động khi PLL ở trạng thái vòng hở còn được phân chia thành hai loại nhỏ: AFC hoạt động theo phương pháp counter-based và AFC hoạt động theo phương pháp period-based Cả hai phương pháp này đều thực hiện trên nguyên tắc so sánh tần số VCO (sau khi đã hồi tiếp thông qua khối chia tần số) và tần số tham khảo, sau đó điều chỉnh cap bank code trong VCO sao cho hai tín hiệu này có tần số gần bằng nhau nhất

Mục Đích Và Phương Pháp Nghiên Cứu

Nghiên cứu và thiết kế khối tự động hiệu chỉnh tần số cho PLL trong chip thu truyền hình số sử dụng công nghệ CMOS 130nm với ba giai đoạn thiết kế như sau:

 Giai đoạn một: thiết kế một khối tự động hiệu chỉnh tần số cơ bản để có thể hiểu rõ được nguyên lý hoạt động cũng như đánh giá được các ưu, nhược điểm của các mạch hiện tại đang thiết kế

 Giai đoạn hai: tìm hiểu phương pháp khắc phục khuyết điểm của các mạch bên trong khối tự động hiệu chỉnh tần số hiện tại và đi đến một thiết kế tối ưu cuối cùng

 Giai đoạn ba: kế thừa khối VCO thực tế đã được thiết kế từ một đề tài khác để mô phỏng kiểm chứng hoạt động của toàn bộ hệ thống

 Tài liệu nghiên cứu: chủ yếu sử dụng các giáo trình về thiết kế vi mạch siêu cao tần, vi mạch tương tự, vi mạch số Đọc và tham khảo các tạp chí, bài báo khoa học trong nước và trên thế giới, đặc biệt là các bài báo của các tổ chức uy tín như các trường đại học lớn, các bài báo của IEEE, …

 Tham gia nghiên cứu trong phòng thí nghiệm và thực hiện việc thiết kế theo các phương pháp đã phân tích trên cơ sở lý thuyết

 Tham dự các hội thảo khoa học trong và ngoài nước có liên quan đến đề tài nghiên cứu

 Phần mềm chính được sử dụng trong đề tài: Cadence Virtuoso.

Đóng Góp Của Đề Tài

Công nghiệp vi mạch bán dẫn đã trở thành ngành công nghiệp mũi nhọn của nhiều quốc gia trên thế giới Một con chip với kích thước rất nhỏ nhưng bên trong là một hệ thống vi mạch cực kỳ phức tạp, việc thiết kế và chế tạo là tổng hợp nhiều khoa học và công nghệ khác nhau Sản phẩm từ công nghiệp vi mạch được ứng dụng rộng rãi trong đời sống, nhất là lĩnh vực điện tử, truyền thông, các ngành công nghiệp, … Tuy nhiên ở Việt Nam công nghiệp vi mạch là một ngành còn hết sức non trẻ và đang trong quá trình phát triển

Ngày 14/12/2012, UBND TP.HCM đã ban hành Quyết định số 6358/QĐ- UBND về phê duyệt “Chương trình phát triển công nghiệp vi mạch thành phố giai đoạn 2013 - 2020” với các mục tiêu, nhiệm vụ gắn với 7 chương trình, đề án, dự án

Việt Nam là một trong những quốc gia đang đẩy mạnh đầu tư trong lĩnh vực vi mạch Đặc biệt tại thành phố Hồ Chí Minh đang tập trung nhiều kinh phí và nguồn nhân lực để thực hiện chương trình phát triển công nghệ vi mạch thành ngành kinh tế chủ lực, thu hút các tập đoàn đa quốc gia về lĩnh vực vi mạch hoạt động tại Việt Nam

Ngày 27/12/2011, Thủ tướng Chính phủ đã ký Quyết định số 2451/QĐ-TTg về “Phê duyệt đề án số hóa truyền dẫn, phát sóng truyền hình mặt đất đến năm 2020”

Mục tiêu chính của đề án này là chuyển đổi hạ tầng truyền dẫn, phát sóng truyền hình mặt đất từ công nghệ tương tự sang công nghệ số Đồng thời từ ngày 1/4/2014, toàn bộ thiết bị TV (Television) nhập khẩu hoặc sản xuất tại Việt Nam đều phải tích hợp chuẩn công nghệ số DVB-T2

Với những lý do cấp thiết nêu trên, các đề tài nghiên cứu về thiết kế vi mạch (đặc biệt là vi mạch cao tần) là một trong những hướng nghiên cứu mới và cần thiết với xu thế phát triển vi mạch hiện nay của Việt Nam Chính vì vậy đề tài “Nghiên Cứu và Thiết Kế Khối Tự Động Hiệu Chỉnh Tần Số Cho Bộ Tổng Hợp Tần Số Của Chip Thu Truyền Hình” cũng đang góp một phần nào đó trong xu hướng phát triển công nghệ vi mạch và phù hợp với lộ trình số hóa truyền hình mặt đất của Việt Nam.

THIẾT KẾ KHỐI TỰ ĐỘNG HIỆU CHỈNH TẦN SỐ

Giới Thiệu

Chương này tập trung vào việc thiết kế một bộ tự động hiệu chỉnh tần số cơ bản hoạt động theo phương pháp counter-based để có thể hiểu về nguyên lý hoạt động và từng bước cải tiến để có được hệ thống tốt hơn AFC cơ bản bao gồm các khối nhỏ như sau: khối so sánh tần số, khối dò tìm cap bank code, khối lựa chọn cap bank code và khối điều khiển xung clock như Hình 2.1 Nội dung chương này trình bày rõ về phần thiết kế các mạch logic, về nguyên lý hoạt động, thiết kế cũng như các mô phỏng liên quan của các khối nêu trên

Detector Charge Pump Loop Filter

Hình 2.1 Sơ đồ khối tự động hiệu chỉnh tần số cơ bản Để dễ dàng hơn trong việc trình bày, ta đặt mức điện áp từ 0 đến 13Vcc0.4V là mức logic thấp, tức là mức 0 và điện áp từ 23Vcc0.8V đến Vcc  1.2 V là mức logic cao, tức là mức 1.

Thiết Kế Các Mạch Logic

Cổng Inverter có nhiệm vụ thực hiện đảo pha tín hiệu xung vuông ở ngõ vào, hay nói một cách khác ngõ ra lệch pha 180 0 so với ngõ vào

Nguyên lý hoạt động của cổng Inverter rất đơn giản, khi tín hiệu tại chân A có mức logic cao thì M0 dẫn và M1 tắt, khi đó ngõ ra tại chân Z sẽ có mức logic thấp

Tương tự khi tín hiệu tại chân A có mức logic thấp thì M0 tắt và M1 dẫn, khi đó ngõ ra tại chân Z sẽ có mức logic cao Như vậy ngõ ra Z đảo pha so với tín hiệu vào A

Sơ đồ nguyên lý, ký hiệu và layout của cổng Inverter được trình bày ở Hình 2.2

Hình 2.2 Sơ đồ nguyên lý, ký hiệu và layout của cổng Inverter

Kết quả mô phỏng trên layout của cổng Inverter tại tần số 1GHz

Hình 2.3 Kết quả mô phỏng cổng Inverter

Bằng cách ghép nối tiếp N cổng Inverter với N là số chẵn, ta thu được một Buffer Nó có nhiệm vụ thực hiện đệm và sửa dạng xung ở ngõ vào trở thành dạng xung vuông ở ngõ ra, khi đó tín hiệu ở ngõ ra đồng pha với tín hiệu ngõ vào Mặt khác, Buffer còn giúp chúng ta tăng khả năng gánh nhiều tải ở ngõ ra trong trường hợp một tín hiệu điều khiển cần cung cấp cho nhiều cổng logic khác thì tín hiệu này cần đưa qua một Buffer để tăng khả năng gánh tải của tín hiệu

Hình 2.4 trình bày sơ đồ nguyên lý, ký hiệu và layout của Buffer sử dụng hai cổng Inverter và bốn cổng Inverter Các transistor M2, M3 có kích thước gấp đôi so với transistor M0, M1 Tương tự, kích thước M4, M5 gấp đôi M2, M3 và kích thước M6, M7 gấp đôi M4, M5

Hình 2.4 Sơ đồ nguyên lý, ký hiệu và layout của Buffer

Kết quả mô phỏng trên layout của Buffer dùng hai cổng Inverter tại tần số 1GHz

Hình 2.5 Kết quả mô phỏng của Buffer dùng hai cổng Inverter

Kết quả mô phỏng trên layout của Buffer dùng bốn cổng Inverter tại tần số 1GHz

Hình 2.6 Kết quả mô phỏng của Buffer dùng bốn cổng Inverter

Sơ đồ nguyên lý, ký hiệu và layout cổng AND hai ngõ vào được trình bày ở Hình 2.7

Hình 2.7 Sơ đồ nguyên lý, ký hiệu và layout cổng AND hai ngõ vào

Nguyên lý hoạt động của cổng AND: hai ngõ vào A và B có thể rơi vào bốn trường hợp sau

 A = 0, B = 0 Khi đó ta có M2, M3 dẫn và M0, M1 tắt M4, M5 đóng vai trò là một cổng Inverter Mức logic trước cổng Inverter là mức 1, như vậy ngõ ra Z = 0

 A = 0, B = 1 Khi đó ta có M1, M3 dẫn và M0, M2 tắt Mức logic trước cổng Inverter là mức 1, như vậy ngõ ra Z = 0

Tóm lại ta sẽ thu được bảng chân trị như sau:

Bảng 2.1 Bảng chân trị của cổng AND

Kết quả mô phỏng trên layout của cổng AND hai ngõ vào tại tần số 1GHz

Hình 2.8 Kết quả mô phỏng cổng AND hai ngõ vào

Với nguyên lý hoạt động hoàn toàn tương tự như trên ta có thể đi đến thiết kế các cổng AND ba và bốn ngõ vào Hình 2.9 và Hình 2.10 trình bày sơ đồ nguyên lý, ký hiệu và layout của cổng AND ba và bốn ngõ vào

Hình 2.9 Sơ đồ nguyên lý, ký hiệu và layout cổng AND ba ngõ vào

Hình 2.10 Sơ đồ nguyên lý, ký hiệu và layout cổng AND bốn ngõ vào

Cổng NAND được thiết kế hoàn toàn tương tự cổng AND, ta chỉ cần thực hiện loại bỏ cổng Inverter ở ngõ ra của cổng AND Hình 2.11 trình bày sơ đồ nguyên lý, ký hiệu và layout cổng NAND hai ngõ vào

Hình 2.11 Sơ đồ nguyên lý, ký hiệu và layout cổng NAND hai ngõ vào

Kết quả mô phỏng trên layout của cổng NAND hai ngõ vào tại tần số 1GHz

Hình 2.12 Kết quả mô phỏng cổng NAND hai ngõ vào

Sơ đồ nguyên lý, ký hiệu và layout cổng OR hai ngõ vào được trình bày ở Hình 2.13

Hình 2.13 Sơ đồ nguyên lý, ký hiệu và layout cổng OR hai ngõ vào

Nguyên lý hoạt động của cổng OR: hai ngõ vào A và B có thể rơi vào bốn trường hợp sau

 A = 0, B = 0 Khi đó ta có M0, M1 dẫn và M2, M3 tắt M4, M5 đóng vai trò là một cổng Inverter Mức logic trước cổng Inverter là mức 1, như vậy ngõ ra Z = 0

Bảng 2.2 Bảng chân trị của cổng OR

Kết quả mô phỏng trên layout của cổng OR hai ngõ vào tại tần số 1GHz

Hình 2.14 Kết quả mô phỏng cổng OR hai ngõ vào

Với nguyên lý hoạt động hoàn toàn tương tự như trên ta có thể đi đến thiết kế các cổng OR ba và bốn ngõ vào Hình 2.15 và Hình 2.16 trình bày sơ đồ nguyên lý, ký hiệu và layout của cổng OR ba và bốn ngõ vào

Hình 2.15 Sơ đồ nguyên lý, ký hiệu và layout cổng OR ba ngõ vào

Hình 2.16 Sơ đồ nguyên lý, ký hiệu và layout cổng OR bốn ngõ vào

Cổng NOR được thiết kế hoàn toàn tương tự cổng OR, ta chỉ cần thực hiện loại bỏ cổng Inverter ở ngõ ra của cổng OR Hình 2.17 và Hình 2.18 trình bày sơ đồ nguyên lý, ký hiệu và layout cổng NOR hai và ba ngõ vào

Hình 2.17 Sơ đồ nguyên lý, ký hiệu và layout cổng NOR hai ngõ vào

Hình 2.18 Sơ đồ nguyên lý, ký hiệu và layout cổng NOR ba ngõ vào

Kết quả mô phỏng trên layout của cổng NOR hai ngõ vào tại tần số 1GHz

Hình 2.19 Kết quả mô phỏng cổng NOR hai ngõ vào

Sơ đồ nguyên lý, ký hiệu và layout cổng XOR hai ngõ vào được trình bày ở Hình 2.20

Hình 2.20 Sơ đồ nguyên lý, ký hiệu và layout cổng XOR hai ngõ vào

Nguyên lý hoạt động của cổng XOR: hai ngõ vào A và B có thể rơi vào bốn trường hợp sau

 A = 0, B = 0 Khi đó ta có M4, M5, M6, M10 dẫn và M7, M8, M9, M11 tắt

Bảng 2.3 Bảng chân trị của cổng XOR

Kết quả mô phỏng trên layout của cổng XOR hai ngõ vào tại tần số 500 MHz

Hình 2.21 Kết quả mô phỏng cổng XOR hai ngõ vào

Sơ đồ nguyên lý, ký hiệu và layout cổng XNOR hai ngõ vào được trình bày ở Hình 2.22

Hình 2.22 Sơ đồ nguyên lý, ký hiệu và layout cổng XNOR hai ngõ vào

Nguyên lý hoạt động của cổng XNOR được giải thích hoàn toàn tương tự như cổng XOR đã được trình bày ở trên

Bảng 2.4 Bảng chân trị của cổng XNOR

Kết quả mô phỏng trên layout của cổng XNOR hai ngõ vào tại tần số 500 MHz

Hình 2.23 Kết quả mô phỏng cổng XNOR hai ngõ vào

Hình 2.24 trình bày sơ đồ nguyên lý, ký hiệu và layout của một Transmission Gate Nó có cấu tạo gồm hai MOSFET NMOS và PMOS được nối song song với nhau, cực Gate của các MOSFET này được gắn với hai tín hiệu điều khiển A và AB trong đó AB chính là đảo của tín hiệu A Nếu A ở mức logic cao, mạch dẫn và điện áp tại chân OUT bằng điện áp tại chân IN, ngược lại nếu A ở mức logic thấp, mạch ngắt và chân OUT ở trạng thái hở mạch Như vậy Transmission Gate hoạt động tương tự như một khóa đóng ngắt được điều khiển bởi tín hiệu A và được ứng dụng nhiều trong các mạch analog cũng như digital

Hình 2.24 Sơ đồ nguyên lý, ký hiệu và layout của một Transmission Gate

Kết quả mô phỏng trên layout của Transmission Gate tại tần số 1GHz với 5ns đầu Transmission Gate ở trạng thái dẫn và 5ns sau Transmission Gate ở trạng thái ngắt

Hình 2.25 Kết quả mô phỏng Transmission Gate

 Bộ cộng toàn phần (Full Adder)

Bộ cộng toàn phần thực hiện phép cộng số học 3 bit X + Y + Z với Z biểu diễn cho bit nhớ từ vị trí có trọng số nhỏ hơn gửi tới Bộ cộng bao gồm hai ngõ ra S và C với S là bit kết quả và C là bit nhớ của phép cộng Hình 2.26 mô tả sơ đồ nguyên lý, ký hiệu và layout bộ cộng toàn phần

Hình 2.26 Sơ đồ nguyên lý, ký hiệu và layout bộ cộng toàn phần

 Bộ MUX 2 sang 1 (2 To 1 Multiplexer)

Hình 2.27 mô tả sơ đồ nguyên lý, ký hiệu và layout của một bộ MUX 2 sang 1 Ngõ ra Y của bộ này bằng D0 khi chân điều khiển S ở mức logic thấp và bằng D1 khi chân điều khiển S ở mức logic cao Như vậy chân điều khiển S lựa chọn một trong hai tín hiệu ở ngõ vào để đưa đến ngõ ra Y

Hình 2.27 Sơ đồ nguyên lý, ký hiệu và layout của một bộ MUX 2 sang 1

Kết quả mô phỏng trên layout của bộ MUX 2 sang 1 tại tần số 1GHz với trường hợp ngõ vào S ở mức logic cao

Hình 2.28 Kết quả mô phỏng bộ MUX 2 sang 1

Flip-flop là mạch dao động đa hài hai trạng thái bền, được xây trên cơ sở các cổng logic và hoạt động theo bảng trạng thái cho trước Flip-flop có khả năng lật trạng thái ngõ ra tuỳ theo sự tác động thích hợp của ngõ vào, điều này có ý nghĩa quan trọng trong việc lưu trữ dữ liệu và xuất dữ liệu ra khi cần Flip-flop được sử dụng rộng rãi trong rất nhiều ứng dụng như mạch chia, thanh ghi dịch…

D flip-flop có ngõ ra Q thay đổi giá trị và chính bằng ngõ vào D khi xuất hiện xung clock ở ngõ vào Hay nói một cách khác Q =D + với Q + là trạng thái kế tiếp của flip-flop Hình 2.29 và 2.30 mô tả sơ đồ nguyên lý, ký hiệu và layout của D flip-flop với đầy đủ ngõ vào Preset và Clear bất đồng bộ Trong đề tài này, ở một số trường hợp thiết kế ta chỉ cần sử dụng flip-flop thông thường (không có ngõ vào Preset và Clear) hoặc flip-flop chỉ có ngõ vào Clear hay Preset nên ở phần layout sẽ trình bày ba loại flip-flop chính: flip-flop thông thường, flip-flop có ngõ vào Clear và flip-flop có ngõ vào Preset

TG TG B TG TG B TG TG B TG TG B

Hình 2.29 Sơ đồ nguyên lý và ký hiệu của D flip-flop

Hình 2.30 Layout của các D flip-flop Để mô phỏng D flip-flop, ta thực hiện một mạch chia hai và chia bốn với tần số đầu vào 1GHz Kết quả mô phỏng được trình bày ở Hình 2.31

Hình 2.31 Kết quả mô phỏng D Flip-Flop.

Khối So Sánh Tần Số (Frequency Comparator)

So sánh tần số là khối đầu vào của bộ tự động hiệu chỉnh tần số, nó có nhiệm vụ so sánh tần số của hai tín hiệu ngõ vào Cụ thể hơn khối này thực hiện so sánh hai tín hiệu tần số là tần số dao động tham khảo được tạo ra từ thạch anh và tần số hồi tiếp từ VCO thông qua khối chia tần số Ta gọi hai tần số này lần lượt là f REF & f DIV với f DIV  f VCO /N trong đó là N là tỉ số chia nguyên

Trong quá trình hoạt động nếu như khối so sánh tần số nhận biết được tần số f REF nhanh hơn tần số f DIV thì ở ngõ ra của khối này xuất hiện một xung clock báo hiệu, ta gọi xung này là xung faster Hoàn toàn tương tự, nếu như khối so sánh tần số nhận biết được tần số f REF chậm hơn tần số f DIV thì ở ngõ ra của khối này cũng xuất hiện một xung clock báo hiệu, ta gọi xung này là xung lower Như vậy ở ngõ ra của khối này có hai chân báo hiệu, một chân báo tần số f REF nhanh hơn tần số f DIV và một chân báo tần số f REF chậm hơn tần số f DIV

II.3.2 Thiết kế sơ đồ nguyên lý

Khối so sánh tần số trong đề tài được thiết kế theo phương pháp counter-based, ở phương pháp này tất cả các phần tử sử dụng bên trong đều là các phần tử số bao gồm các flip-flop, các cổng logic trong khi nếu thiết kế theo phương pháp period- based ta sẽ phải sử dụng các phần tử analog như Opamp, nguồn dòng… Chính vì vậy việc thiết kế theo phương pháp counter-based sẽ làm giảm độ phức tạp cũng như công suất tiêu thụ của khối

Như đã trình bày ở mục II.3.1, khối so sánh tần số bao gồm hai bộ đếm và hai bộ đếm này sử dụng các D flip-flop để thiết kế Cụ thể hơn ta sử dụng các mạch đếm hai (D flip-flop có ngõ vào D nối với ngõ ra Q của chính nó) để kết nối thành một bộ đếm nối tiếp hay còn được gọi là bộ đếm bất đồng bộ, trong đó ngõ ra của flip-flop trước là ngõ vào xung clock của flip-flop sau Theo như yêu cầu của khối, ta cần thiết kế một bộ đếm lên, chính vì vậy ngõ ra Q của flip-flop trước được nối đến ngõ vào xung clock của flip-flop sau Để tạo ra được một xung clock ở ngõ ra của bộ so sánh tần số khi một trong hai bộ đếm bị tràn, ta cần sử dụng thêm một D flip-flop nữa, để dễ phân biệt ta gọi flip-flop này là flip-flop báo tràn, flip-flop báo tràn này có ngõ vào D nối lên mức logic cao và ngõ vào xung clock được kết nối đến ngõ ra Q của flip-flop có trọng số cao nhất trong bộ đếm Ngay sau khi bộ đếm tràn, ngõ ra Q của flip-flop báo tràn sẽ chuyển từ mức logic thấp sang mức logic cao, và mức logic này luôn giữ cố định, trừ khi flip-flop này bị reset Như vậy ngõ ra của flip-flop báo tràn đã chuyển sang mức logic cao, tuy nhiên ngõ ra này là một mức logic cố định chứ không phải một xung clock như yêu cầu Ta tiếp tục sử dụng ngõ ra của flip-flop báo tràn và AND ngõ ra này với chính tín hiệu xung clock đưa vào bộ đếm của nó sau khi đi qua một cổng Inverter, ngõ ra cổng AND dùng để reset tất cả flip-flop trong khối so sánh tần số

Xét trường hợp cụ thể khi bộ đếm chỉ còn một xung clock nữa sẽ tràn, khi đó ngay tại xung clock tiếp theo, bộ đếm tràn, ngõ ra flip-flop báo tràn lên mức logic cao

Ngay sau đó, khi xung clock xuất hiện cạnh xuống, toàn bộ flip-flop bị reset Như vậy ngõ ra khối so sánh tần số sẽ xuất hiện một xung clock

Khi bắt đầu quá trình hiệu chỉnh tần số, giá trị của hai bộ đếm phải được reset về 0 nên khối này còn có thêm một ngõ vào reset Ngoài ra, khi kết thúc quá trình hiệu chỉnh thì khối này phải ngưng hoạt động để không làm thay đổi cap bank code đã chọn nên ta cần sử dụng thêm một ngõ vào nữa để có thể cho phép hoặc ngưng hoạt động khối này Sơ đồ nguyên lý và ký hiệu của khối so sánh tần số được trình bày ở Hình 2.32 (Chân PSReset được thiết kế để sử dụng kết hợp với khối Phase Selector ở mục III.2)

Clr Bộ đếm bất đồng bộ/ Bộ đếm nối tiếp

Delay RefOut Flip-flop báo tràn bộ đếm

Hình 2.32 Sơ đồ nguyên lý và ký hiệu của khối so sánh tần số

Nhược điểm chính của khối so sánh tần số đó là khi hai tần số cần so sánh có khoảng tần số chênh lệch nhau quá ít dẫn đến kết quả thu được sau quá trình so sánh không chính xác Chính vì vậy, ta cần tính toán số flip-flop cần dùng cho bộ đếm để đạt được kết quả chính xác với một khoảng tần số chênh lệch nhỏ nhất cho trước

Cách tính toán số flip-flop được trình bày ngay sau đây Đặt N là tỉ số chia của khối chia tần số, f DIV là tần số hồi tiếp từ VCO thông qua khối chia, f REF là tần số của thạch anh Vì trong bộ AFC có sử dụng thêm một khối nhận biết tần số của VCO  f DIV  N  đã rơi vào băng mong muốn hay chưa (sẽ được trình bày ở phần thiết kế Final Code Selector ở mục II.5) nên khối so sánh tần số chỉ cần thực hiện so sánh chính xác ở hai băng kế cận (băng trên và dưới băng mong muốn) Như ở Hình 2.33 thì tần số mong muốn là một điểm nào đó nằm trên đường màu xanh lá, khối so sánh tần số cần phải cho kết quả chính xác khi so sánh tần số ở vị trí hai vòng tròn đỏ nằm trên đường màu đen và tần số mong muốn Chú ý rằng trong quá trình hiệu chỉnh thì điện áp điều khiển Vtune của VCO bằng 1 2 điện áp nguồn cung cấp và theo khảo sát trên VCO thì khoảng chồng lấn tần số giữa hai băng kế cận có giá trị khoảng f RES / 2

Hình 2.33 Hai băng lân cận của tần số mong muốn

Xét trường hợp khi tần số VCO đang ở vị trí băng trên của băng mong muốn

Khi đó f DIV  f REF , để bộ so sánh tần số thực hiện đúng thì ta cần phải so sánh trong một khoảng thời gian K T REF với REF 1

T  f , và thỏa mãn phương trình sau:

T  f và T delay là khoảng thời gian f REF nhanh pha hơn f DIV như trong Hình 2.34 Trong trường hợp xấu nhất có thể xảy ra thì T delay  T REF

Hình 2.34 Khoảng thời gian T delay giữa f REF & f DIV

REF REF DIV REF DIV

 Nhân cả tử và mẫu của vế phải bất phương trình cho N, đặt f VCO  f DIV *N

  K đạt giá trị lớn nhất khi tần số N f REF nằm ở vị trí lớn nhất của băng mong muốn, khi đó

VCO REF f   N f  f với f fres là độ phân giải của VCO

Tương tự khi xét trường hợp tần số VCO đang ở vị trí băng dưới của băng mong muốn, ta thu được kết quả tương tự

Với tỉ số chia lớn nhất N = 150, tần số thạch anh f REF 24MHz, độ phân giải nhỏ nhất của VCO f res 10MHz ta có K 721 Số flip-flop cần sử dụng trong bộ đếm là M với 2 M K, ta chọn M = 10 Như vậy số flip-flop cần sử dụng trong bộ đếm là 10 flip-flop

Hình 2.35 trình bày kết quả mô phỏng của khối so sánh tần số ở hai trường hợp tần số f REF chậm hơn tần số f DIV và trường hợp tần số f REF nhanh hơn tần số f DIV Để dễ dàng quan sát dạng sóng thì bộ đếm đang sử dụng trong mô phỏng có kích thước là 6 flip-flop

Quan sát kết quả thu được từ mô phỏng ta có thể thấy ở trường hợp tần số f REF chậm hơn tần số f DIV thì sau một khoảng thời gian so sánh sẽ xuất hiện một xung lower ở ngõ ra và tương tự ở trường hợp tần số f REF nhanh hơn tần số f DIV thì sẽ xuất hiện một xung faster ở ngõ ra Như vậy khối đã thực hiện được chức năng như yêu cầu ban đầu đề ra

Hình 2.35 Kết quả mô phỏng của khối so sánh tần số.

Khối Dò Tìm Cap Bank Code (Sequential Search / Binary Search )

Khối dò tìm cap bank code có nhiệm vụ nhận tín hiệu báo nhanh hoặc chậm tần số từ khối so sánh tần số để tăng hoặc giảm giá trị cap bank code hiện tại Trường hợp tần số f DIV nhanh hơn tần số f REF , khi đó tần số VCO hiện tại đang nhanh hơn tần số mong muốn, chính vì vậy ta cần thực hiện tăng giá trị cap bank code Tương tự với trường hợp tần số f DIV chậm hơn tần số f REF , khi đó tần số VCO hiện tại đang chậm hơn tần số mong muốn, chính vì vậy ta cần thực hiện giảm giá trị cap bank code xuống Tùy thuộc vào thuật toán dò tìm cap bank code mà ta sẽ có dấu hiện nhận biết kết thúc quá trình thực hiện của khối này

Theo các khảo sát, các bài báo hiện nay chủ yếu sử dụng hai thuật toán chính:

 Tìm kiếm tuần tự (Sequential Search): Thuật toán này khá đơn giản, cap bank code hiện tại sẽ tăng hoặc giảm một đơn vị sau khi nhận được tín hiệu từ khối so sánh tần số Để triển khai được thuật toán này ta chỉ cần sử dụng một bộ đếm có khả năng vừa đếm lên và vừa đếm xuống để có thể tăng hoặc giảm một giá trị khi có xung clock đầu vào Ưu điểm của thuật toán này là dễ dàng thực hiện trên mạch thực tế Nhược điểm lớn nhất đó chính là thời gian dò tìm cap bank code có thể rất lớn và không cố định, khi điểm bắt đầu quá trình dò tìm càng xa tần số mong muốn thì thời gian thực hiện càng lớn Trường hợp xấu nhất, phương pháp này phải sử dụng đến 32 chu kỳ của bộ so sánh tần số đối với trường hợp 6 bit cap bank code

 Tìm kiếm nhị phân (Binary Search): Thuật toán này có thể được hiểu một cách dễ dàng thông qua ví dụ ở Hình 2.36 Giả sử số mong muốn đạt được là 6, ta thực hiện lấy số nằm ở vị trí điểm giữa của dãy số hiện tại (số 4) so sánh với số mong muốn, ta thấy rằng 4 < 6, chính vì vậy các giá trị 1, 2, 3, 4 bị loại bỏ, dãy số hiện tại chỉ còn lại 6, 7, 9 Tiếp tục thực hiện tương tự như trên, ta lấy số nằm ở vị trí điểm giữa của dãy số hiện tại (số 7) so sánh với số mong muốn, ta thấy rằng 7 > 6, chính vì vậy các giá trị 7, 9 bị loại bỏ, dãy số hiện tại chỉ còn lại 6 và đây chính là số mong muốn Ưu điểm của thuật toán này là thời gian thực hiện luôn cố định và ngắn hơn thời gian thực hiện thuật toán sequential search Nhược điểm của thuật toán này là khó triển khai trên mạch thật hơn so với thuật toán sequential search Trong bộ tự động hiệu chỉnh tần số thì thời gian hiệu chỉnh là một trong những yếu tố quan trọng nhất, chính vì vậy trong đề tài này sẽ lựa chọn thuật toán Binary Search

Hình 2.36 Thuật toán Binary Search

Như đã trình bày ở trên, để thực hiện thuật toán Sequential Search trên mạch thật ta chỉ cần thực hiện một mạch đếm có khả năng vừa đếm lên và đếm xuống Sơ đồ nguyên lý của khối này có thể tham khảo ở tài liệu [15] Một ví dụ về kết quả mô phỏng thuật toán Sequential Search được trình bày ở Hình 2.37

Hình 2.37 Mô phỏng thuật toán Sequential Search Để thực hiện thuật toán Binary Search trên mạch thật đầu tiên ta cần hiểu rõ về mặt ý tưởng thiết kế Đầu tiên ta cần ta có một thanh ghi lưu trữ 6 bit của cap bank code, ban đầu khi reset hệ thống 6 bit này có giá trị mặc định là 32 với mục đích ta bắt đầu quá trình dò tìm ở vị trí giữa băng tần số của VCO Sau khi nhận tín hiệu từ khối so sánh tần số khối, tùy thuộc vào tín hiệu này là xung faster hay xung lower mà khối dò tìm cap bank code quyết định cộng hoặc trừ vào giá trị cap bank code hiện tại một lượng giá trị là 2 N với N ban đầu có giá trị là 4, sau mỗi chu kỳ của khối so sánh tần số giá trị N này sẽ giảm đi một, tương đương với giá trị nhị phân của 2 N được dịch trái một bit, quá trình hiệu chỉnh kết thúc khi giá trị nhị phân này bằng 0

Như vậy khối này cần có thể chia thành ba phần chính: khối thanh ghi 6 bit, khối thực hiện phép toán cộng, trừ và khối tạo giá trị 2 N

 Thanh ghi 6 bit được triển khai bằng cách sử dụng 6 D flip-flop với flip-flop với trọng số cao nhất có chân preset, các flip-flop còn lại có chân clear Các chân preset và clear này được nối chung với nhau để khi reset hệ thống giá trị của 6 thanh ghi này có giá trị là 32

 Mạch cộng, trừ được thực hiện bằng cách sử dụng các bộ full adder với một ngõ vào điều khiển, khi ngõ vào này ở mức logic cao thì nó trở thành một mạch trừ, khi ngõ vào này ở mức logic thấp thì nó trở thành một mạch cộng

 Mạch tạo giá trị 2 N với N sẽ giảm một giá trị sau mỗi chu kỳ so sánh của khối so sánh tần số Khối này được thực hiện bằng cách mắc nối tiếp các D flip- flop theo dạng thanh ghi dịch Khi có một xung clock vào thanh ghi dịch sang trái một bit, chính vì vậy giá trị 2 N hiện tại sẽ giảm đi một nữa giá trị, điều đó tương đương với việc N giảm đi một Tất cả ngõ ra thanh ghi dịch này được OR lại với nhau để nhận biết khi nào giá trị thanh ghi dịch này bằng 0 để kết thúc quá trình hiệu chỉnh Sơ đồ nguyên lý và kí hiệu của khối Binary Search được trình bày ở Hình 2.38

Hình 2.38 Sơ đồ nguyên lý và kí hiệu của khối Binary Search.

Khối Lựa Chọn Cap Bank Code (Final Code Selector - FCS)

Như các công thức tính toán đã được trình bày ở mục II.3 Số bit cần thiết cho hai bộ đếm trong khối so sánh tần số chỉ có khả năng giúp cho khối này thực hiện so sánh với kết quả đúng khi tần số f VCO nằm ở hai băng có vị trí kế cận băng mong muốn Chính vì vậy kết quả thu được sau quá trình thực hiện của khối Binary Search là một trong ba băng bao gồm băng mong muốn và hai băng kết cận Tuy nhiên chỉ có hai trong ba băng này chứa tần số mong muốn do overlap giữa các băng trong VCO Việc chọn chính xác băng này mới có thể giúp PLL thực hiện được quá trình quá độ và đạt đến được tần số mong muốn

FCS là khối có chức năng thực hiện việc chọn một trong ba băng sau quá trình Binary Search và đảm bảo rằng băng đó có chứa tần số mong muốn Như vậy băng mà FCS lựa chọn phải là hai trong ba băng như trình bày đã trình bày ở Hình 2.33

Cách thức hoạt động của FCS được trình bày như sau: Sau quá trình Binary Search , FCS giữa nguyên giá trị cap bank code hiện tại và cấp điện áp 0V vào vị trí Vtune của VCO Sau đó thực hiện so sánh tần số f DIV và tần số f REF Tương tự sau đó cấp điện áp 1.2V vào vị trí Vtune của VCO và thực hiện so sánh tần số f DIV và tần số f REF Qua hai lần so sánh, ta thu được các trường hợp có thể xảy ra:

 Trường hợp băng hiện tại đang ở vị trí phía trên băng mong muốn như trong Hình 2.39 Khi đó kết quả sau hai lần so sánh đều cho kết quả tần số f DIV nhanh hơn tần số f REF Như vậy ta chỉ cần tăng giá trị cap bank code hiện tại lên một đơn vị, ta sẽ thu được băng mong muốn

Hình 2.39 Trường hợp băng hiện tại ở vị trí phía trên băng mong muốn

 Hoàn toàn tương tự, trường hợp băng hiện tại đang ở vị trí phía dưới băng mong muốn như trong Hình 2.40 Khi đó kết quả sau hai lần so sánh đều cho kết quả tần số f DIV chậm hơn tần số f REF Như vậy ta chỉ cần giảm giá trị cap bank code hiện tại xuống một đơn vị, ta sẽ thu được băng mong muốn

Hình 2.40 Trường hợp băng hiện tại ở vị trí phía dưới băng mong muốn

 Trường hợp băng hiện tại đang là băng mong muốn như trong Hình 2.41 Kết quả sau hai lần so sánh nếu thu được một lần tần số f DIV nhanh hơn tần số f REF và một lần tần số f DIV chậm hơn tần số f REF thì giữ nguyên cap bank code hiện tại Nếu kết quả sau hai lần so sánh đều cho kết quả tần số f DIV chậm hơn tần số f REF hoặc tần số f DIV nhanh hơn tần số f REF , thì ta thực hiện giảm hoặc tăng một giá trị so với cap bank code hiện tại Kết quả ta sẽ đến vị trí băng mới, băng này có tồn tại overlap với băng mong muốn, đồng thời chứa tần số mà ta cần đạt được

Fr eq u en cy ( H z) N*Fref

Hình 2.41 Trường hợp băng hiện tại đang ở vị trí băng mong muốn

Sau khi kết thúc quá trình hoạt động của khối Binary Search Khối này gửi một xung clock để enable khối FCS Lúc này tín hiệu cung cấp từ khối so sánh tần số được chuyển từ khối Binary Search sang khối FCS thông qua một bộ 1 to 2 Multiplexer Tín hiệu từ khối so sánh tần số được đưa vào hai bộ đếm hai bit để so sánh số lần f DIV nhanh hay chậm hơn tần số f REF trong hai lần so sánh, khi điện áp Vtune của VCO là 0V và 1.2V Để thực hiện việc chuyển đổi điện áp Vtune cho VCO ta cần ba chân điều khiển Chân Middle Voltage (MV), Low Voltage (LV) và High Voltage (HV) tương ứng với mức điện áp cung cấp cho chân Vtune của VCO lần lượt là 0.6V, 0V và 1.2V

Mặc định lúc reset hệ thống điện áp tại chân Vtune luôn là 0.6V Để thực hiện được chức năng trên ta cần sử dụng ba D flip-flop kết nối theo kiểu một thanh ghi dịch

Với flip-flop ở trọng số thấp nhất (Middle Voltage) có chân preset và hai flip-flop còn lại có chân clear Khi reset hệ thống chân Middle Voltage có mức logic 1, hai chân còn lại Low Voltage và High Voltage có mức logic 0 Như vậy VCO được cấp điện áp mặc định là 0.6V khi bắt đầu quá trình hiệu chỉnh tần số Xung clock cấp cho thanh ghi dịch này được lấy từ việc OR 2 tín hiệu UpCLK và DownCLK từ khối so sánh tần số Khi xuất hiện xung cạnh lên tại UpCLK hoặc DownCLK Thanh ghi dịch sẽ dịch một bit từ vị trí bit có trọng số thấp sang bit có trọng số cao hơn Như vậy ba ngõ ra Middle Voltage, Low Voltage và High Voltage lần lượt nhận các giá trị 100, 010, 001 Để nhận biết kết thúc hoạt động của khối FCS, ta mắc thêm một D flip-flop tại ngõ ra của thanh ghi dịch Như vậy bốn D flip-flop kết nối thành một thanh ghi dịch bốn bit

Sau khi thực hiện cấp lần lượt điện áp 0V và 1.2V vào chân Vtune của VCO

Ta cần bắt đầu quá trình so sánh giá trị hai bộ đếm hai bit để có thể chọn được băng chứa tần số mong muốn Giả sử bộ đếm xung UpCLK có giá trị là A và bộ đếm bộ đếm xung DowCLK có giá trị là B Ta có thể chia ra ba trường hợp như sau:

 Trường hợp A = B Ta thực hiện giữ nguyên giá trị cap bank code hiện tại và tạo tín hiệu kết thúc quá trình hiệu chỉnh

 Trường hợp A > B Ta thực hiện tăng giá trị cap bank code lên một đơn vị bằng cách cung cấp giá trị T = 0 (với T = 0, bộ cộng/trừ thực hiện chức năng là một mạch cộng) và một xung clock cho mạch Binary Search

 Trường hợp A < B Ta thực hiện giảm giá trị cap bank code lên một đơn vị bằng cách cung cấp giá trị T = 1 (với T = 1, bộ cộng/trừ thực hiện chức năng là một mạch trừ) và một xung clock cho mạch Binary Search

Sơ đồ nguyên lý và ký hiệu của khối lựa chọn Cap Bank Code được trình bày ở Hình 2.42 Với nguyên lý hoạt động của khối thì vẫn còn tồn tại một số trường hợp dẫn đến kết quả chọn lọc cap bank code cuối cùng không chính xác Tuy nhiên, đây chỉ là một thiết kế cơ bản để ta có biết được các vấn đề khó khăn và cần giải quyết của đề tài

Hình 2.42 Sơ đồ nguyên lý và ký hiệu của khối lựa chọn cap bank code.

Khối Điều Khiển Xung Clock (Controller)

Khối này có nhiệm vụ thực hiện việc điều khiển ngắt vòng loop của PLL tại vị trí giữa Loop Filter và VCO để thực hiện việc tự động hiệu chỉnh tần số ở trạng thái vòng hở, đồng thời cấp điện áp điều khiển cố định (bằng một nửa điện áp nguồn) cho VCO trong suốt quá trình hiệu chỉnh tần số Sau khi quá trình hiệu chỉnh thực hiện xong, khối này có nhiệm vụ đóng lại vòng loop cho VCO để PLL thực hiện quá trình quá độ và tinh chỉnh đến tần số mong muốn

Sơ đồ nguyên lý và ký hiệu của khối điều khiển xung clock được trình bày ở Hình 2.43 Khi bắt đầu quá trình hiệu chỉnh, tại chân InitialPulse xuất hiện một xung clock cạnh lên, như vậy ngõ vào D của flip-flop thứ nhất xuất hiện mức 1 và ngõ vào Preset của flipflop thứ hai xuất hiện mức 0, ngay lập tức ngõ ra Q của flip-flop thứ 2 lên mức 1 và sau một khoảng thời gian nhỏ (do khối delay tạo ra) thì ngõ ra Q của flip-flop thứ nhất cũng lên mức 1, ngõ ra SysReset lúc này cũng có một xung clock cạnh lên và đây chính là xung reset của toàn bộ hệ thống Như vậy, chân SWOnOff lên mức 1, chân này có thể dùng để điều khiển đóng chân Vtune của VCO vào mức điện áp Vcc/2 đồng thời ngắt vòng loop của PLL để thực hiện quá trình tự động hiệu chỉnh

Chân AFCFixed chỉ là chân tùy chọn, trong khối AFC cơ bản sẽ có sử dụng chân này để kết hợp với khối FCS, trong hệ thống AFC mới thì chân này được loại bỏ Khi kết thúc quá trình hiệu chỉnh, tại chân AFCEnd xuất hiện một xung clock cạnh lên, ngõ vào D của flip-flop thứ hai sẽ có mức 0 và sau một khoảng thời gian delay ngõ ra Q của flip-flop này sẽ lật trạng thái từ 1 sang 0 Như vậy lúc này chân SWOnOff sẽ có mức 0 và điều khiển chân Vtune của VCO ngắt khỏi mức điện áp Vcc/2 đồng thời đóng vòng loop để thực hiện quá trình quá độ của PLL

Hình 2.43 Sơ đồ nguyên lý và ký hiệu của khối điều khiển xung clock.

CÁC PHƯƠNG PHÁP CẢI THIỆN CHẤT LƯỢNG CỦA BỘ TỰ ĐỘNG HIỆU CHỈNH TẦN SỐ

Giới Thiệu

Như đã trình bày ở các chương trước, hai yếu tố quan trọng để đánh giá chất lượng của một bộ tự động hiệu chỉnh tần số đó là tốc độ và sự chính xác của quá trình hiệu chỉnh Ở chương này tập trung chủ yếu vào việc cải thiện hai yếu tố trên để có thể đi đến một cấu trúc tối ưu cho bộ tự động hiệu chỉnh tần số Ở mục III.2 trình bày về phương pháp cải thiện thời gian hiệu chỉnh cho hệ thống cơ bản đã thiết kế ở chương II Từ mục III.3 đến III.7 trình bày AFC hoạt động theo một phương pháp mới cũng dựa trên nền tảng counter-based nhưng sẽ có những cải tiến rất nhiều về mặt thời gian và độ chính xác của khối [16] – [23] AFC này bao gồm các khối nhỏ như sau: khối chuyển đổi tần số sang giá trị nhị phân, khối tính toán sai số, khối tìm sai số cực tiểu, khối tìm kiếm nhị phân và khối chọn lựa băng con tối ưu

Nguyên nhân ở hệ thống cơ bản có thời gian hiệu chỉnh lớn vì tần số VCO đã bị giảm đi N.F lần trước khi đưa vào khối AFC (với N.F là tỉ số chia), ở phương pháp mới này sử dụng trực tiếp tần số VCO để đưa vào khối AFC và giúp cho khối cải thiện đáng kể về mặt thời gian Tuy nhiên, đi đôi với việc cải thiện thời gian hiệu chỉnh cũng là những thách thức về mặt thiết kế vì khi đó các mạch bên trong phải hoạt động ở tần số khá cao, ta cần phải thận trọng trong việc thiết kế sơ đồ nguyên lý cũng như layout

Lưu đồ giải thuật hoạt động của phương pháp mới được trình bày cụ thể ở Hình 3.1 với ý tưởng hoạt động như sau:

 Tần số VCO được đưa trực tiếp vào khối AFC và chuyển đổi thành giá trị nhị phân tỉ lệ với tần số ngõ vào

 Giá trị nhị phân của tần số VCO được so sánh với giá trị nhị phân của tần số mong muốn và xác định tần số VCO hiện tại đang nhanh hay chậm hơn tần số này bằng cách tính sai số giữa hai giá trị nhị phân

 Thực hiện giải thuật Binary Search và tìm sai số nhỏ nhất trong 6 bước thực hiện của giải thuật Sai số nào nhỏ nhất sẽ tương ứng với cap bank code tối ưu mà tại đó tần số VCO gần tần số mong muốn nhất

 Kết thúc quá trình hiệu chỉnh và cung cấp cap bank code tối ưu cho VCO

Bắt đầu quá trình tự động hiệu chỉnh Đặt điện áp Vtune = Vcc/2 và cung cấp giá trị nhị phân Ftarget của tần số mong muốn

Chuyển đổi tần số VCO thành giá trị nhị phân Fvco trong khoảng thời gian K*Tref

Tính toán sai số Ferr = Fvco - Ftarget

Cập nhập sai số |Ferr| nếu giá trị này nhỏ hơn giá trị lưu trong thanh ghi

Thực hiện giải thuật Binary Search và dịch chuyển đến cap bank code mới theo bit dấu của sai số Ferr

Quá trình hiệu chỉnh kết thúc?

Kết thúc quá trình tự động hiệu chỉnh Đúng

Hình 3.1 Lưu đồ giải thuật của AFC theo phương pháp mới

Sơ đồ khối của AFC theo phương pháp mới được trình bày ở Hình 3.2 và đây cũng là thiết kế tối ưu cuối cùng của đề tài

Hình 3.2 Sơ đồ khối AFC theo phương pháp mới

Với mục đích mô hình hóa và tăng tốc độ mô phỏng để kiểm tra chức năng của từng khối một trước khi mô phỏng toàn bộ hệ thống trên transistor, ta thực hiện mô tả tất cả các khối của AFC mới này trên code Verilog-A, các code này được trình bày cụ thể trong phần phụ lục của luận văn.

Khối Chọn Lọc Pha (Phase Selector)

Một trong những nguyên nhân chính ảnh hưởng đến tốc độ hiệu chỉnh của bộ AFC đó chính là thời gian thực hiện so sánh của khối so sánh tần số, cụ thể hơn đó là số flip-flop cần sử dụng cho bộ đếm trong khối này Khi số flip-flop sử dụng càng ít thì thời gian so sánh tần số càng nhanh Tuy nhiên, câu hỏi đặt ra là làm sao chúng ta có thể giảm được số flip-flop này mà không làm ảnh hưởng đến độ chính xác khi so sánh tần số của khối

Theo công thức đã phân tích ở phần thiết kế khối so sánh tần số, một trong những thông số quyết định số flip-flop đó chính là khoảng thời gian T delay , nó là khoảng thời gian chênh lệch pha của hai xung clock cần so sánh Như đã phân tích, trường hợp xấu nhất xảy ra thì T delay  T REF , ta sẽ cố gắng tìm phương pháp để giảm thời gian T delay này Khi bắt đầu thực hiện so sánh tần số, ta không thể biết trước độ lệch pha ban đầu của hai tín hiệu f REF & f DIV Tuy nhiên, ta có thể giảm độ chênh lệch pha này bằng cách chuyển đổi tín hiệu f DIV thành dạng tín hiệu IQ, sau đó chọn một trong bốn tín hiệu này sao cho tín hiệu sau khi chọn có pha gần nhất với pha của tín hiệu f REF Trên phân tích lý thuyết, ta có thể dễ dàng nhận thấy rằng khi đó khoảng thời gian chênh lệch pha tối đa T delay  T REF / 4 Thay vào công thức ta có:

 Nhân cả tử và mẫu của vế phải bất phương trình cho N, đặt f VCO  f DIV *N

  K đạt giá trị lớn nhất khi tần số N f REF nằm ở vị trí lớn nhất của băng mong muốn, khi đó

VCO REF f   N f  f với f fres là độ phân giải của VCO

Như vậy theo như phân tích trên lý thuyết, tổng số flip-flop dành cho bộ đếm sẽ giảm đi hai flip-flop và thời gian hiệu chỉnh giảm đi bốn lần Tuy nhiên, trên thực tế thì bộ chuyển đổi tín hiệu IQ có ngõ ra có tần số bằng 1 2 tần số của f DIV nên thời gian hiệu chỉnh chỉ giảm đi hai lần và ta cần sử dụng tín hiệu f REF sau khi đi qua một bộ chia hai để so sánh với tần số sau bộ chuyển đổi tín hiệu IQ

Tóm lại, khi sử dụng thêm khối Phase Selector tổng số flip-flop dành cho bộ đếm sẽ giảm đi hai flip-flop và tổng thời gian hiệu chỉnh nhanh lên gấp đôi

III.2.2 Thiết kế sơ đồ nguyên lý Để hiện thực được khối này, đầu tiên ta cần có mạch chuyển đổi tần số f DIV thành dạng tín hiệu IQ, sơ đồ nguyên lý mạch này được trình bày ở Hình 3.3

Hình 3.3 Khối tạo tín hiệu IQ

Bốn tín hiệu IQ được kết nối lần lượt đến ngõ vào clock của bốn D flip-flop và ngõ D của mỗi flip-flop chính là AND ngõ ra Q của ba flip-flop còn lại Như vậy khi ở trạng thái reset thì tất cả các ngõ vào D đều có giá trị là 1, sau trạng thái reset thì cạnh lên của tần số tham khảo f REF chính là báo hiệu bắt đầu quá trình hoạt động của khối so sánh tần số Khi đó, tín hiệu nào trong bốn tín hiệu IQ có cạnh lên sớm nhất thì ngõ ra Q của flip-flop mà nó kết nối đến sẽ lật trạng thái từ 0 sang 1 hay ngõ ra Q lật trạng thái từ 1 sang 0 Ngay lúc đó, ngõ vào D của ba flip-flop còn lại sẽ có giá trị 0 Như vậy chỉ duy nhất một trong bốn flip-flop có ngõ ra Q là 1 tương ứng với flip-flop có tín hiệu xung clock đầu lệch pha ít nhất với tín hiệu f REF , ba flip- flop còn lại có ngõ ra Q là 0 Dựa vào tín hiệu ngõ ra của bốn flip-flop này ta thiết kế thêm một mạch tổ hợp để điều khiển một bộ MUX 4 sang 1 để chọn ra tín hiệu có độ lệch pha ít nhất với f REF Sơ đồ nguyên lý của bộ chọn lọc pha được trình bày ở Hình 3.4

Hình 3.4 Sơ đồ nguyên lý của bộ chọn lọc pha

Kết quả mô phỏng khối chọn lọc pha được trình bày ở Hình 3.5 Sau khi xuất hiện xung reset, ta có thể thấy tín hiệu IP có độ lệch pha ít nhất so với tín hiệu RefClk và được chọn làm ngõ ra của khối này

Hình 3.5 Kết quả mô phỏng khối chọn lọc pha

Sơ đồ khối và kết quả mô phỏng toàn bộ hệ thống cơ bản khi sử dụng bộ chọn lọc pha được trình bày ở Hình 3.6 và 3.7 Tổng thời gian hiệu chỉnh của AFC cơ bản rất lớn, khoảng 340 s dù đã sử dụng phương pháp cải thiện bằng bộ chọn lọc pha

Hình 3.6 Sơ đồ nguyên lý mô phỏng hệ thống sử dụng bộ chọn lọc pha

Hình 3.7 Kết quả mô phỏng hệ thống sử dụng bộ chọn lọc pha.

Khối Chuyển Đổi Tần Số Sang Giá Trị Nhị Phân (Frequency To Digital

III.3.1 Chức năng và nguyên lý hoạt động Để thực hiện việc chuyển đổi tần số VCO thành một giá trị nhị phân tương ứng tỉ lệ với giá trị tần số ngõ vào, ta cần đi thiết kế một mạch chuyển đổi tần số sang giá trị nhị phân Sau đó giá trị nhị phân này được đem so sánh với một giá trị số tương ứng với tần số mong muốn để biết được tần số VCO hiện tại đang nhanh hay chậm hơn so với tần số này

Về nguyên tắc để chuyển đổi tần số thành một giá trị nhị phân ta cần sử dụng một mạch đếm Tín hiệu ngõ ra của VCO sau khi qua một mạch đệm để chuyển đổi từ dạng sóng sin thành dạng sóng vuông sẽ được đưa vào bộ đếm, bộ đếm thực hiện đếm số cạnh lên của tín hiệu xung vuông này trong một khoảng thời gian cố định, ta đặt khoảng thời gian này là K T REF (K lần chu kỳ của tần số thạch anh) Sau khi kết thúc khoảng thời gian trên, các ngõ ra của bộ đếm được chốt lại và đây chính là giá trị nhị phân tương ứng với tần số ngõ vào của khối chuyển đổi Sau khi chuyển đổi xong, ở ngõ ra của khối FDC có một xung tín hiệu thông báo quá trình chuyển đổi đã thực hiện xong

III.3.2 Thiết kế sơ đồ nguyên lý

Tầm tần số hoạt động của VCO nằm trong khoảng tầm từ 1.5GHz đến 3.6GHz

Tuy nhiên để đảm bảo VCO hoạt động tốt dưới sự thay đổi của các yếu tố xung quanh như nhiệt độ, điện áp cung cấp, các sai số trong quá trình sản xuất chip và tăng độ chính xác cho hoạt động của AFC thì VCO đã được thiết kế để hoạt động trong tầm từ 1.3GHz đến 4GHz, thỏa mãn điều kiện một trong hai băng liên tiếp có khoảng chồng lấn tần số đến điểm giữa của băng còn lại và được chia làm 2 VCO:

 VCO_L (VCO tần số thấp) có vùng tần số hoạt động từ 1.3GHz đến 2.65GHz

 VCO_H (VCO tần số cao) có vùng tần số hoạt động từ 2.15GHz đến 4GHz

Với khoảng tần số trên của VCO, trong thực tế rất khó để thiết kế được các bộ đếm hoạt động với tần số cao như vậy Để khắc phục sự khó khăn về mặt tần số, tín hiệu VCO được đưa qua các mạch chia để giảm tần số Cụ thể hơn trong đề tài luận văn này, tần số VCO được đưa qua một mạch chia bốn Tuy nhiên, khi thực hiện giảm tần số VCO thì tốc độ hiệu chỉnh của bộ AFC cũng giảm theo, để không làm giảm thời gian hiệu chỉnh ta thực hiện đồng thời việc chia bốn tần số và tạo ra tín hiệu IQ

Bốn tín hiệu IQ được đưa vào bốn bộ đếm để thực hiện đếm đồng thời song song Giá trị nhị phân ngõ ra của khối FDC chính là giá trị tổng của bốn bộ đếm này, để thực hiện việc tính tổng ta sử dụng các mạch full adder, như vậy dù đã thực hiện chia bốn tần số VCO nhưng giá trị nhị phân ngõ ra khối FDC vẫn chính là giá trị tương ứng với tần số VCO và không làm giảm tốc độ của quá trình hiệu chỉnh

Song song với việc thiết kế các bộ đếm, ta cần thiết kế các mạch định thời gian để các bộ đếm hoạt động trong khoảng K T REF Trong thực tế VCO sẽ xảy ra quá trình quá độ trước khi đạt được tần số dao động ổn định, chính vì vậy ta cần một mạch delay trước khi cho phép các bộ đếm hoạt động, khoảng delay này đủ để VCO thực hiện quá trình quá độ Sau khoảng thời gian delay này, các bộ đếm bắt đầu đếm số cạnh lên của bốn tín hiệu IQ trong khoảng thời gian K T  REF ( K  2 ) n , kết thúc khoảng thời gian trên bốn tín hiệu IQ được ngắt ra khỏi bộ đếm và tiếp tục delay một khoảng thời gian 1

2 T REF để các ngõ ra của khối FDC đạt được trạng thái ổn định Cuối cùng bộ FDC tạo ra một xung clock để báo hiệu cho các khối liên quan biết được quá trình chuyển đổi tần số thành giá trị nhị phân đã kết thúc Để đảm bảo tính chính xác của việc chuyển đổi ta cần chọn giá trị K lớn, tuy nhiên khi K quá lớn thì thời gian hiệu chỉnh lại giảm xuống nên đây chính là một sự tương nhượng trong thiết kế, ở thiết kế này K được chọn bằng 4 khi đó sai số trong quá trình chuyển đổi nằm trong khoảng 1 100% 1 100%

  tức là sai số chuyển đổi rơi vào khoảng từ 0.3333% đến 0.1667% Với K = 4 thì giá trị cực đại của bộ đếm là 4N F MAX 600, khi đó kích thước bộ đếm cần phải có 10bit, ta dùng bốn bộ đếm song song nên kích thước mỗi bộ đếm chỉ cần 8bit Hình 3.8, 3.9, 3.10 và 3.11 trình bày sơ đồ nguyên lý và ký hiệu của khối chuyển đổi tần số sang giá trị nhị phân

Hình 3.8 Khối tạo tín hiệu IQ và bốn bộ đếm song song

Hình 3.9 Khối cộng giá trị của bốn bộ đếm

Hình 3.10 Khối định thời gian

Hình 3.11 Ký hiệu khối chuyển đổi tần số sang giá trị nhị phân.

Khối Tính Toán Sai Số (Frequency Error Detector)

Để có thể nhận biết được tần số VCO tương ứng với cap bank code hiện tại đang nhanh hay chậm hơn so với tần số mong muốn ta cần đi thiết kế một khối tính toán sai số giữa giá trị nhị phân được cung cấp từ khối FDC và giá trị nhị phân của tần số mong muốn bằng cách thực hiện phép trừ giữa hai giá trị này Việc tính toán giá trị sai số này mang lại hai tác dụng, tác dụng thứ nhất nó giúp ta có thể nhận biết được tần số VCO hiện tại đang nhanh hay chậm hơn tần số mong muốn dựa vào kết quả của phép trừ là số âm hay số dương, tác dụng thứ hai nó giúp cho khối tìm cap bank code tối ưu (sẽ được trình bày ở mục V.6) có thể tìm được cap bank code tương ứng mà tần số VCO gần với tần số mong muốn nhất bằng cách dựa vào giá trị tuyết tuyệt đối của kết quả từ phép trừ

Mạch thực hiện lấy giá trị nhị phân được cung cấp từ khối FDC trừ cho giá trị nhị phân của tần số mong muốn Để thực hiện phép trừ này, ta sử dụng các bộ full adder với ngõ vào Z của bộ full adder trọng số thấp nhất được nối lên VCC, các ngõ vào X chính là giá trị nhị phân được cung cấp từ khối FDC và ngõ vào Y là giá trị nhị phân của tần số mong muốn sau khi được đưa qua các cổng Inverter Để có thể lấy được giá trị tuyệt đối của kết quả, ta cần xét hai trường hợp:

 Nếu kết quả là số dương thì ta giữ nguyên giá trị này

 Nếu kết quả là số âm thì ta sẽ lấy bù 2 của kết quả, nghĩa là ta đảo tất cả các bit trong kết quả thu được, sau đó cộng thêm 1 vào giá trị vừa được đảo bit Để triển khai ý tưởng trên mạch thực, ta dùng bit dấu của phép trừ làm bit điều khiển và thực hiện hai bước sau đây:

 Lấy bit dấu này XNOR với kết quả ngõ ra của bộ trừ, như vậy nếu bit dấu có giá trị là 1 thì kết quả này được giữ nguyên và nếu bit dấu có giá trị là 0 thì các bit trong kết quả này được đảo bit lại

 Tiếp theo ta lấy kết quả ngõ ra của các cổng XOR cộng cho giá trị đảo của bit dấu Nếu bit dấu có giá trị là 1 thì kết quả được giữa nguyên, nếu bit dấu có giá trị là 0 thì kết quả sẽ được cộng thêm 1

Tóm lại, với cách thiết kế như đã trình bày như trên ta thu được giá trị tuyệt đối của sai số giữa giá trị của khối FDC và giá trị nhị phân của tần số mong muốn Ở thiết kế này giá trị nhị phân từ khối FDC và của tần số mong muốn đều có kích thước là 10bit và sai số ngõ ra có kích thước là 9bit do khi bắt đầu quá trình Binary Search thì tần số khởi điểm luôn nằm ở điểm giữa của băng tần số VCO (cap bank code 32) Sơ đồ nguyên lý và ký hiệu của khối này được trình bày ở Hình 3.12 và 3.13

Hình 3.12 Sơ đồ nguyên lý khối tính toán sai số

Hình 3.13 Ký hiệu khối tính toán sai số.

Khối Tìm Sai Số Cực Tiểu (Minimum Error Code Finder)

Dựa vào kết quả thu được từ khối tính toán sai số, khối này sẽ cố gắng đi tìm giá trị nhỏ nhất trong tất cả sai số mà nó nhận được Mục đích của việc làm này để nó có thể biết được ứng với cap bank code nào trong quá trình thực hiện giải thuật Binary Search thì tần số ngõ ra VCO sẽ gần nhất so với tần số mong muốn đạt được Để có thể thực thi được chức năng trên khối này sẽ có một thanh ghi chứa giá trị sai số Sau mỗi chu kì chuyển đổi của khối FDC thì thanh ghi này được cập nhập, nếu giá trị sai số hiện tại nhỏ hơn giá trị sai số đã được lưu trong thanh ghi thì giá trị thanh ghi được cập nhập và bằng giá trị sai số hiện tại, đồng thời ở ngõ ra khối này phát ra một xung clock để các khối khác biết giá trị thanh ghi đã được cập nhập

Ngược lại, nếu giá trị sai số hiện tại lớn hơn giá trị sai số đã được lưu trong thanh ghi thì giá trị trong thanh ghi được giữ nguyên

III.5.2 Thiết kế sơ đồ nguyên lý Để có được một thanh ghi chứa giá trị sai số ta cần sử dụng các D flip-flop có ngõ vào preset được nối chung để khi bắt đầu quá trình hiệu chỉnh thì tất cả giá trị trong thanh ghi này được set lên 1, khi đó thì thanh ghi này có giá trị lớn nhất, giá trị thanh ghi này tương đương với giá trị nhị phân trên ngõ ra Q của các flip - flop Đồng thời chân clock của các flip-flop này được nối chung và kết nối đến chân FDCFinish của khối chuyển đổi tần số sang giá trị nhị phân để mỗi khi tần số VCO hiện tại đã được chuyển thành giá trị nhị phân thì giá trị của thanh ghi chứa giá trị sai số này cũng được cập nhập Ở ngõ vào D của mỗi D flip-flop ta ghép nối với ngõ ra của một bộ MUX 2 sang 1, tất cả chân lựa chọn S của các bộ MUX này được nối chung với nhau Các ngõ vào D0 của các bộ MUX được nối với ngõ ra Q của D flip-flop mà nó kết nối đến Các ngõ vào D1 của các bộ MUX được nối với các chân ở ngõ ra của khối tính toán sai số Hay nói một cách khác giá trị nhị phân trên các chân D1 này chính là giá trị sai số tức thời mà khối tính toán sai số cung cấp Như vậy tại thời điểm có xung clock cạnh lên tại tất các flip-flop thì giá trị của các flip-flop này được cập nhập Nếu giá trị tại chân lựa chọn S của các bộ MUX là 0 thì các giá trị ở ngõ ra Q của các flip- flop sẽ không thay đổi, hay nói cách khác thì giá trị thanh ghi không được cập nhập giá trị mới Tương tự nếu giá trị tại chân lựa chọn S của các bộ MUX là 1 các giá trị ở ngõ ra Q của các flip-flop sẽ được thay đổi và chính bằng giá trị sai số mà khối tính toán sai số vừa cung cấp Để có được tín hiệu điều khiển cho chân S của các bộ MUX, ta cần có một bộ so sánh thực hiện so sánh giá trị sai số hiện tại với giá trị sai số được lưu trong thanh ghi Nếu ta thực hiện bộ so sánh này theo một cách thông thường như các IC số đã từng thiết kế thì sơ đồ mạch cần thiết kế rất phức tạp, chiếm nhiều diện tích do số bit cần so sánh khá lớn Mục đích chính là ta chỉ cần biết giá trị sai số hiện tại đang lớn hay nhỏ hơn giá trị sai số được lưu trong thanh ghi nên ta có thể sử dụng các bộ full adder để thực hiện chức năng này Ta lấy sai số được lưu trong thanh ghi trừ cho sai số hiện tại do bộ tính toán sai số cung cấp, nếu ngõ ra C (Carry) của bộ full adder ở bit có trọng số cao nhất là 1 tương ứng với việc sai số được lưu trong thanh ghi đang lớn hơn sai số hiện tại Ngược lại nếu ngõ ra C của bộ full adder ở bit có trọng số cao nhất là 0 tương ứng với việc sai số được lưu trong thanh ghi đang nhỏ hơn sai số hiện tại và ngõ ra carry này chính là ngõ ra điều khiển cho cực S của các bộ MUX

Tóm lại, các bộ full adder thực hiện so sánh sai số hiện tại và sai số được lưu trong thanh ghi Nếu sai số hiện tại nhỏ hơn sai số lưu trong thanh ghi thì thanh ghi sẽ được cập nhập tại thời điểm có xung clock của các flip-flop nhờ ngõ vào điều khiển S của các bộ MUX Ngõ vào điều khiển S này cũng chính là chân báo hiệu cho các khối khác biết rằng thanh ghi đã được cập nhập giá trị mới Sơ đồ nguyên lý và ký hiệu của khối tìm kiếm sai số cực tiểu được trình bày ở Hình 3.14 và 3.15

Hình 3.14 Sơ đồ nguyên lý khối tìm sai số cực tiểu

Hình 3.15 Ký hiệu khối tìm sai số cực tiểu.

Khối Tìm Cap bank Code Tối Ưu (Final Code Selector)

Khối này có nhiệm vụ tìm ra cap bank code mà tại đó sai số giữa tần số VCO và tần số mong muốn là nhỏ nhất trong quá trình thực hiện Binary Search Khối này có ngõ vào kết nối đến ngõ ra của khối Binary Search, ngõ ra của khối này kết nối đến các chân đóng cắt các tụ của VCO

Trong quá trình thực hiện Binary Search thì ngõ ra của khối này luôn chính bằng ngõ vào, đồng thời trong khối này có một thanh ghi chứa giá trị của cap bank code tối ưu Nếu sai số hiện tại nhỏ hơn giá trị sai số được lưu trong thanh ghi của khối tìm kiếm sai số cực tiểu thì cap bank code sẽ được cập nhập và cuối cùng nó sẽ lưu được giá trị cap bank code ứng với sai số nhỏ nhất Sau khi kết thúc quá trình của khối Binary Search thì giá trị cap bank code tối ưu được cấp cho VCO và giữ cố định trong suốt quá trình chạy của PLL

Cách thiết kế khối tìm cap bank code tối ưu tương tự như thiết kế khối tìm kiếm sai số cực tiểu Cụ thể khối này được thiết kế như sau: Để có được một thanh ghi chứa giá trị cap bank code ta cần sử dụng các D flip-flop có các chân clock của các flip-flop này được nối chung và kết nối đến chân FDCFinish của khối chuyển đổi tần số sang giá trị nhị phân, để mỗi khi tần số VCO hiện tại đã được chuyển thành giá trị nhị phân thì giá trị của thanh ghi chứa cap bank code tối ưu này cũng được cập nhập Ở ngõ vào D của mỗi D flip-flop ta ghép nối với ngõ ra của một bộ MUX 2 sang 1, tất cả chân lựa chọn S của các bộ MUX này được nối chung với nhau Các ngõ vào D0 của các bộ MUX được nối với ngõ ra Q của D flip-flop mà nó kết nối đến Các ngõ vào D1 của các bộ MUX được nối với các chân ở ngõ ra của khối Binary Search Hay nói một cách khác giá trị nhị phân trên các chân này chính là giá trị cap bank code tức thời mà khối Binary Search cung cấp Như vậy tại thời điểm có xung clock cạnh lên tại tất các flip-flop thì giá trị của các flip-flop này sẽ được cập nhập

Nếu giá trị tại chân lựa chọn S của các bộ MUX là 0 thì các giá trị ở ngõ ra Q của các flip-flop sẽ không thay đổi, hay nói cách khác thì giá trị thanh ghi không được cập nhập giá trị mới Tương tự nếu giá trị tại chân lựa chọn S của các bộ MUX là 1 thì các giá trị ở ngõ ra Q của các flip-flop sẽ được thay đổi và chính bằng giá trị cap bank code mới mà khối Binary Search vừa cung cấp Tín hiệu điều khiển chân S của các bộ MUX này được cung cấp chính từ khối tìm kiếm sai số cực tiểu, mỗi khi giá trị sai số được cập nhập mới thì tại thời điểm có xung clock tại chân CLK của các flip-flop thì chân này có giá trị là 1, nếu giá trị sai số không được cập nhập mới thì chân này có giá trị là 0 Để có thể thực hiện được chức năng ngõ ra của khối luôn chính bằng ngõ vào của nó trong quá trình Binary Search và bằng giá trị cap bank code tối ưu khi kết thúc quá trình hiệu chỉnh ta cần sử dụng thêm các bộ MUX với ngõ vào D0 nối vào ngõ ra của Binary Search , ngõ vào D1 nối đến ngõ ra Q của các D flip-flop trong khối này, hay nói cách khác ngõ vào D1 nối vào thanh ghi chứa giá trị cap bank code tối ưu Ngõ vào S điều khiển của các bộ MUX này là chân AFCDone Chân này luôn bằng 0 trong suốt quá trình hiệu chỉnh và bằng 1 khi quá trình hiệu chỉnh thực hiện xong

Tóm lại, khối này được điều khiển bằng hai ngõ vào Một ngõ vào AFCDone điều khiển các bộ MUX để ngõ ra khối này chính bằng ngõ vào, hay nói cách khác ngõ ra khối này chính bằng ngõ ra của khối Binary Search trong quá trình hiệu chỉnh, và bằng giá trị cap bank code tối ưu lưu trong thanh ghi khi kết thúc quá trình hiệu chỉnh Một ngõ ra thứ hai được cung cấp từ khối tìm kiếm sai số cực tiểu, tín hiệu này điều khiển các bộ MUX sao cho khi các thanh ghi chứa giá trị sai số được cập nhập mới thì thanh ghi chứa giá trị cap bank code tối ưu cũng sẽ được cập nhập Sơ đồ nguyên lý và ký hiệu của khối tìm cap bank code tối ưu được trình bày ở Hình 3.16 và 3.17

Hình 3.16 Sơ đồ nguyên lý khối tìm cap bank code tối ưu

Hình 3.17 Ký hiệu khối tìm cap bank code tối ưu.

Phương Pháp Nâng Cao Tính Chính Xác Của Bộ Hiệu Chỉnh

Độ chính xác của bộ hiệu chỉnh tần số chủ yếu quyết định bởi khối chuyển đổi tần số sang giá trị nhị phân và khối tín toán sai số Quay lại nguyên lý hoạt động của khối chuyển đổi tần số sang giá trị nhị phân, tần số VCO sau khi qua bộ đệm sẽ được đếm số cạnh lên trong khoảng thời gian K T REF Khi bắt đầu thời điểm này thì sau một khoảng thời gian trễ mới bắt đầu cạnh lênh của xung clock VCO, đồng thời tại thời điểm kết thúc khoảng K T REF cũng không có xung clock cạnh lên của tín hiệu VCO Chính vì hai nguyên nhân này nó sẽ gây ra một sai số trong quá trình chuyển đổi tần số sang giá trị nhị phân Lý tưởng thì giá trị nhị phân chuyển đổi này phải biểu diễn cho một con số thực, nó biểu diễn cho số chu kỷ của tần số VCO Để khắc phục vấn đề sai số này, theo khảo sát trên các bài báo thì đã có một số bài báo đề xuất việc tính toán phần lẻ số chu kỳ của tần số VCO [21] – [23], tuy nhiên phương pháp này gây phức tạp về mặt phần cứng và khó triển khai trên các chip thực tế Ở đề tài này để giảm bớt sai số trong quá trình chuyển đổi, ta thực hiện tăng giá trị K trong

K T REF khi đó giá trị sai số sẽ vẫn tồn tại nhưng nó ít ảnh hưởng đến kết quả thu được Nhược điểm chính của phương pháp này là làm tăng thời gian của quá trình hiệu chỉnh và tăng kích thước của các mạch đếm và so sánh Ở thiết kế cuối cùng của đề tài thì K được chọn là 16, khi đó sai số chuyển đổi của khối FDC nằm trong khoảng từ 0.04167% đến 0.08333%, số bit ngõ ra khối FDC là 12bit, số bit của giá trị sai số là 11bit

Yếu tố thứ hai gây ra sai số trong quá trình hiệu chỉnh đó chính là giá trị tỉ số chia cấp vào khối tính toán sai số Ở khối tính toán sai số đã thiết kế ở V.3 thì tỉ số chia cấp vào luôn là một số nguyên N, chính vì vậy số N này chỉ là phần nguyên của tỉ số chia nên giá trị nhị phân biểu diễn cho tần số mong muốn cũng tồn tại một sai số Để giảm thiểu sai số này ta tìm cách đưa vào khối tính toán sai số một giá trị N.F với N là phần nguyên và F là phần lẻ của tỉ số chia cấp vào Vấn đề đặt ra ở đây là làm sao chúng ta có thể cung cấp phần lẻ vào tỉ số chia, để trả lời được câu hỏi này chúng ta cần xem xét đến cơ chế điều khiển khối delta sigma modulator vì khối này chính là nơi điều khiển tỉ số chia của toàn mạch PLL Xét một ví dụ cụ thể như sau: tần số mong muốn f TARGET 2.412GHz, tần số thạch anh là 24MHz, như vậy tỉ số chia cần cấp vào là 2.412GHz / 24MHz = 100.5 Khối delta sigma modulator sẽ được cấp hai tín hiệu điều khiển (giả sử khối delta sigma có độ phân giải ở phần lẻ là 20 bit), tín hiệu thứ nhất là tín hiệu điều khiển phần nguyên nó bao gồm 8 bit nhị phân 01100100 biểu diễn cho phần nguyên của tỉ số chia, 8 bit nhị phân này có giá trị tương ứng là N = 100 Tín hiệu thứ hai là tín hiệu điều khiển phần lẻ nó bao gồm 20 bit nhị phân có giá trị là F sao cho F thỏa mãn phương trình F 2 X Yvới X là độ phân giải ở phần lẻ của khối delta sigma modulator và Y chính là phần lẻ của tỉ số chia cần đạt được Thay vào ta có F 2 20 0.5 F 2 19 , biểu diễn số 2 19 thành dạng nhị phân ta được như sau 1000…000 (19 số 0) Đối với khối delta sigma modulator ta cần phải cấp đầy đủ 8 bit phần nguyên và 20 bit phần lẻ cho khối này để có thể thu được một tỉ số chia chính xác Tuy nhiên giá trị tỉ số chia cung cấp cho khối tính toán sai số ở phần lẻ độ chính xác không cần quá cao vì nó chỉ là con số đại diện cho số chu kỳ đếm được của tần số mong muốn trong khoảng thời gian T REF Ở đây ta chỉ cần lấy 7 bit trong 20 bit của phần lẻ Như vậy giá trị cung cấp cho khối tính toán sai số bao gồm 15 bit và có giá trị nhị phân là 01100100.1000000, giá trị thập phân tương đương chính là 100.5

Tóm lại, để có thể cung cấp phần lẻ khối tính toán sai số ta chỉ cần ghép nối hai giá trị nhị phân N và F lại với nhau theo thứ tự như sau:

Với N 7 là bit có trọng số cao nhất trong tỉ số chia nguyên và F 19 là bit có trọng số cao nhất trong tỉ số chia lẻ Sau khi đưa phần lẻ này vào ta sẽ giảm thiểu được giá trị sai số do tỉ số chia cấp vào.

KẾT QUẢ MÔ PHỎNG KHỐI TỰ ĐỘNG HIỆU CHỈNH TẦN SỐ HOÀN CHỈNH

Sơ Đồ Nguyên Lý

Hình 4.1 trình bày sơ đồ nguyên lý của toàn bộ khối AFC mà đề tài đã thiết kế với VCO được kế thừa từ một đề tài trước đã thiết kế trước đó

Hình 4.1 Sơ đồ nguyên lý toàn bộ khối AFC.

Kết Quả Mô Phỏng Ở Môi Trường Lý Tưởng

Hình 4.2 trình bày kết quả mô phỏng khối tự động hiệu chỉnh tần số hoạt động ở điều kiện lý tưởng, không có sự biến động của điện áp nguồn cũng như ảnh hưởng do sai số của nhà sản xuất Nhiệt độ mô phỏng được chọn là 40 0 C vì đây là nhiệt độ trung bình mà chip thường hoạt động Ở mô phỏng này tần số mong muốn

TARGET f  GHz, tỉ số chia tương ứng là N F 66.875 Kết quả mà khối AFC chọn là băng có tần số trung tâm là 1.6075GHz, tần số này là tần số gần nhất với f TARGET trong quá trình thực hiện giải thuật Binary Search

Hình 4.2 Kết quả mô phỏng khối tự động hiệu chỉnh tần số hoạt động ở điều kiện lý tưởng, nhiệt độ 40 0 C

Kết Quả Mô Phỏng Dưới Sự Ảnh Hưởng Của PVT

PVT (Process Voltage Temperature) là ba yếu tố chính ảnh hưởng tới hoạt động của mạch, trong đó:

 Process Variation chính là sai số trong quá trình chế tạo của nhà sản xuất Theo quy ước process được trình bày bằng 2 ký tự, trong đó ký tự thứ nhất thể hiện cho bán dẫn kênh N (NMOS) và ký tự thứ hai thể hiện cho bán dẫn kênh P (PMOS) Ký tự này có thể rơi vào một trong các trường hợp sau: T (Typical), F (Fast) và S (Slow), Fast và Slow thể hiện độ linh động của electron trong bán dẫn này đang nhanh hay chậm hơn so với thông thường Ví dụ process FS bao gồm bán dẫn loại N có độ linh động của electron nhanh hơn và bán dẫn loại P có độ linh động của electron chậm hơn so với thông thường

 Voltage Variation chính là sự thay đổi của điện áp nguồn hoạt động Thông thường thì trong các chip đều có tích hợp một khối ổn áp nguồn bên trong (low dropout regulator – LDO) nên sự thay đổi của điện áp này rất thấp, khoảng tầm dưới 5%

 Temperature Variation chính là sự thay đổi nhiệt độ của chip Theo tiêu chuẩn công nghiệp thì tầm hoạt động của chip phải nằm trong khoảng từ

  Và trong trường hợp hoạt động xấu nhất thì process Fast-Fast đi đôi với nhiệt độ  40 0 C và Slow-Slow đi đôi với nhiệt độ 120 0 C

Hình 4.3 trình bày mô phỏng khối tự động hiệu chỉnh tần số với process Fast-Fast ở nhiệt độ  40 0 C và Hình 4.4 trình bày mô phỏng khối tự động hiệu chỉnh tần số với process Slow-Slow ở nhiệt độ 120 0 C Hình 4.5 trình bày mô phỏng khối tự động hiệu chỉnh tần số với điện áp nguồn tăng 10% và Hình 4.6 trình bày mô phỏng khối tự động hiệu chỉnh tần số với điện áp nguồn giảm 10% Trong trường hợp mô phỏng thay đổi theo điện áp nguồn thì process sử dụng mô phỏng là Slow-Slow ở nhiệt độ 120 0 C Tần số mong muốn của cả bốn mô phỏng là f TARGET 2GHz tương ứng với tỉ số chia N.F = 83.333

Hình 4.3 Kết quả mô phỏng khối tự động hiệu chỉnh tần số với process Fast-Fast ở nhiệt độ  40 0 C

Hình 4.4 Kết quả mô phỏng khối tự động hiệu chỉnh tần số với process Slow-Slow ở nhiệt độ 120 0 C

Hình 4.5 Kết quả mô phỏng khối tự động hiệu chỉnh tần số với điện áp nguồn tăng

Hình 4.6 trình bày mô phỏng khối tự động hiệu chỉnh tần số với điện áp nguồn giảm

Đánh Giá Khối Tự Động Hiệu Chỉnh Tần Số

Bảng 4.1 trình bày tóm tắt các thông số của khối tự động hiệu chỉnh tần số mà đề tài đã thiết kế và so sánh với kết quả đã công bố trên các tạp chí

Bảng 4.1 So sánh kết quả thiết kế với các bài báo khác Đề tài [9] [21] [12] [13]

Phương pháp hiệu chỉnh counter- based và tính toán sai số counter- based counter- based period- based period- based

Search kết hợp tìm sai số cực tiểu

Binary Search kết hợp tìm sai số cực tiểu

 trong quá trình hiệu chỉnh

Tổng thời gian hiệu chỉnh

Tần số thạch anh f REF

24MHz 13MHz 40MHz 20MHz 40MHz

Dãi tần số hoạt động của VCO (GHz)

0.13 m CMOS Đánh giá hoạt động của khối hiệu chỉnh tần số Ưu điểm:

 Tổng thời gian hiệu chỉnh nhanh

 Có khả năng hoạt động trong dãi tần số rộng của PLL

 Không cần kích hoạt khối  trong quá trình hiệu chỉnh

 Hiệu chỉnh chính xác trong điều kiện thay đổi của PVT

 Công suất tiêu thụ của khối AFC nhỏ với điện áp hoạt động 1.2V và dòng điện tiêu thụ là 910A

 Phần thiết kế còn phức tạp và cần tối ưu thêm để tiết kiệm diện tích cũng như năng lượng tiêu thụ của khối.