Luận văn thạc sĩ Kỹ thuật viễn thông: Nghiên cứu thiết kế khối tổng hợp tần số ứng dụng trong chip thu truyền hình số mặt đất

Luận văn tốt nghiệp tập trung vào việc phân tích, thiết kế khối tổng hợp tần số có tỉ số chia không nguyên ứng dụng cho chip thu truyền hình số mặt đất theo chuẩn DVB-T2 sử dụng công ngh

GIỚI THIỆU

Đặt vấn đề

Hệ thống thu phát tín hiệu truyền hình mặt đất đã được xây dựng, phát triển từ những năm cuối thế kỷ 20 và không ngừng được cải thiện về cả nội dung và kỹ thuật nhằm đem lại những trải nghiệm tốt nhất cho người dùng Một trong những điểm cải tiến nổi bật của hệ thống truyền hình là sự ra đời của hệ thống truyền hình số mặt đất thay thế cho truyền hình tương tự

Truyền hình số mặt đất với khả năng cho phép nhà sản xuất truyền phát nhiều kênh truyền hình trên cùng một kênh tần số, dẫn đến việc thu gọn băng tần truyền hình, bên cạnh đó, khả năng cung cấp các kênh truyền hình có độ phân giải cao (HDTV) cũng là một trong những ưu điểm của loại truyền hình này Vì các đặc điểm nổi bật nêu trên, tại nhiều quốc gia trên thế giới, truyền hình số mặt đất với ba tiêu chuẩn chính: DVB-T/DVB-T2, ATSC và ISDB-T đã thay thế hoàn toàn truyền hình tương tự, Hình 1.1 trình bày bản đồ số hoá truyền hình thế giới vào tháng 9 năm 2016

Hình 1.1 Bản đồ số hoá truyền hình trên thế giới Tại Việt Nam, theo đề án số hoá truyền hình đã được Thủ Tướng Chính Phủ phê duyệt tại quyết định 2451/QĐ-TTg, hệ thống truyền hình tương tự sẽ được thay thế bởi truyền hình số mặt đất theo tiêu chuẩn DVB-T2 trên khắp cả nước trong giai đoạn từ năm 2015 đến năm 2020 Hiện nay, đã có 13 tỉnh, thành phố hoàn tất việc số hoá truyền hình Đề án số hoá truyền hình được thực hiện đã và đang đặt ra một nhu cầu rất lớn về việc cung cấp các thiết bị thu tín hiệu truyền hình số (Set top box) cho các ti-vi thế hệ trước, cũng như chế tạo các chip thu cao tần thu tín hiệu truyền hình số mặt đất, nhằm tích hợp trong các ti-vi thế hệ sau

Cấu trúc chung của máy thu Set top box được trình bày trong Hình 1.2, gồm ba phần chính: chip thu cao tần (RFTuner), chip giải mã tín hiệu truyền hình số (Demodulator) và chip giải mã tín hiệu âm thanh, hình ảnh (Audio/Video Decoder)

Chip thu cao tần đóng vai trò hết sức quan trọng, thực hiện chức năng chuyển đổi tín hiệu cao tần về tín hiệu có tần số thấp và khuếch đại tín hiệu này trước khi cung cấp cho chip giải mã tín hiệu Sơ đồ khối tổng quát của chip thu cao tần được trình bày trong Hình 1.3, chip thu này gồm hai thành phần chính: khối thu cao tần (RFFE) và khối tổng hợp tần số (PLL), trong đó, khối thu cao tần nhận tín hiệu truyền hình có tần số nằm trong băng tần VHF, UHF, chuyển đổi thành tín hiệu có tần số 5 MHz và khuếch đại tín hiệu này trước khi đưa vào chip giải mã Việc chuyển đổi tần số được thực hiện nhờ một mạch trộn tần, với tín hiệu dao động nội được cung cấp bởi khối tổng hợp tần số (PLL) Đặc trưng của tín hiệu dao động nội này là tần số chuẩn, không thay đổi theo các điều kiện môi trường (sự thay đổi điện áp nguồn cung cấp và nhiệt độ môi trường), cũng như ảnh hưởng từ sai số sinh ra trong quá trình chế tạo Chất lượng của khối tổng hợp tần số không những ảnh hưởng trực tiếp đến chất lượng chip thu cao tần mà còn ảnh hưởng đến khả năng giải mã đúng kênh cần thu của máy thu Set top box Hoà mình theo xu thế phát triển của công nghệ vi mạch tại Việt Nam và nhằm mục đích đóng góp vào sự thành công của đề án số hoá truyền hình trên toàn quốc, giải quyết nhu cầu thực tiễn của xã hội, đề tài luận văn “Nghiên cứu, thiết kế khối tổng hợp tần số ứng dụng trong chip thu truyền hình số mặt đất” được đặt ra và thực hiện

Hình 1.2 Sơ đồ khối máy thu truyền hình số mặt đất (Set top box)

Hình 1.3 Sơ đồ khối tổng quát chip thu cao tần thu tín hiệu truyền hình số mặt đất.

Cấu trúc luận văn

Cấu trúc luận văn được trình bày gồm các chương sau:

Chương 1: Giới thiệu đề tài Chương 2: Thiết kế cấp hệ thống khối tổng hợp tần số Chương 3: Thiết kế mạch dao động

Chương 4: Thiết kế mạch chia Chương 5: Thiết kế mạch so pha/tần số; mạch charge pump; mạch loop filter

Chương 6: Tổng hợp khối tổng hợp tần số Chương 7: Kết quả đo đạc khối tổng hợp tần số Chương 8: Kết luận

Trong đó, chương thứ nhất giới thiệu về mục tiêu của đề tài, là nhằm thiết kế khối tổng hợp tần số ứng dụng trong chip thu truyền hình số mặt đất, sau đó, chương hai trình bày cấu trúc khối tổng hợp tần số được chọn lựa tương thích với cấu trúc máy thu truyền hình số mặt đất, từ đó, việc quy hoạch tần số và tính toán các thông số hệ thống của từng mạch chức năng trong khối tổng hợp tần số được thực hiện Tương ứng với các thông số trên, từ chương ba đến chương năm, các mạch chức năng như: mạch dao động, mạch chia, mạch so pha/ tần số, mạch charge pump và mạch loop filter được nghiên cứu, thiết kế Chương sáu trình bày việc ghép nối các mạch chức năng thành khối tổng hợp tần số hoàn chỉnh Khối PLL sau quá trình chế tạo được đo kiểm nhằm đánh giá chất lượng mạch, testbench đo đạc và các kết quả đo được trình bày trong chương bảy Kết luận và hướng phát triển của đề tài được trình bày trong chương tám Phụ lục cung cấp các kết quả đo đạc và bài báo khoa học của luận văn này.

THIẾT KẾ CẤP HỆ THỐNG KHỐI TỔNG HỢP TẦN SỐ

Cấu trúc máy thu cao tần thu tín hiệu truyền hình số mặt đất

Cấu trúc máy thu truyền hình số mặt đất chịu ảnh hưởng từ cấu trúc máy thu truyền hình tương tự, nhưng có nhiều cải tiến kỹ thuật như giảm thiểu công suất tiêu tụ, tăng khả năng tích hợp và đáp ứng được nhiều chuẩn truyền hình khác nhau Các cấu trúc máy thu cao tần thu tín hiệu truyền hình số mặt đất được trình bày trên Hình 2.1, bao gồm (a) Cấu trúc đổi tần hai lần và (b) Cấu trúc đổi tần một lần Low-IF

(a) Cấu trúc đổi tần hai lần

(b) Cấu trúc đổi tần một lần Low-IF

Hình 2.1 Cấu trúc máy thu cao tần thu tín hiệu truyền hình số mặt đất

Trong đó, cấu trúc đổi tần một lần Low-IF có ưu điểm về khả năng tích hợp cao, ít tiêu tán công suất hơn cấu trúc đổi tần hai lần do không cần sử dụng các mạch lọc ngoài chip và hai khối tổng hợp tần số riêng biệt Với tần số trung tần khác không, cấu trúc này ít chịu tác động bởi hiện tượng DC offset như trong cấu trúc đổi tần trực tiếp Do vậy, chip thu truyền hình số mặt đất sử dụng cấu trúc Low-IF được sử dụng rộng rãi trong các thiết bị thu truyền hình số mặt đất ngày nay

Tần số trung tần IF được quyết định dưới sự tương nhượng của độ chọn lọc tần số trung tần và khả năng triệt tần số ảnh Phương trình sau biểu diễn mối quan hệ giữa các đại lượng: tần số của tín hiệu ảnh (ωIM), tần số của tín hiệu cao tần (ωRF) và tần số của tín hiệu trung tần (ωIF)

Tần số IF cao đồng nghĩa với tần số ảnh cách xa tần số RF mong muốn, điều này giúp tăng khả năng triệt tần số ảnh cho hệ thống Tuy nhiên, tần số IF lớn gây ra khó khăn cho việc thiết kế mạch lọc thông thấp có độ chọn lọc tần số cao Mặt khác, sự tương thích về tần số trung tần giữa chip thu cao tần và chip giải mã trong hệ thống truyền hình số mặt đất cũng là một yếu tố quyết định đến giá trị của tần số IF

Khối tổng hợp tần số trong đề tài này được thiết kế cho chip thu cao tần thu tín hiệu truyền hình số mặt đất sử dụng cấu trúc Low-IF với tần số trung tần IF bằng 5 MHz.

Lựa chọn cấu trúc khối tổng hợp tần số

Khối PLL là một vòng hồi tiếp âm, với tín hiệu ngõ ra được hồi tiếp và so sánh với tín hiệu dao động chuẩn để tự động hiệu chỉnh tần số, nhằm tạo ra một tín hiệu dao động ổn định theo thời gian với sự thay đổi của điều kiện môi trường Một cách tổng quát, tần số tín hiệu ngõ ra khối PLL có giá trị gấp N lần tần số chuẩn của thạch anh Tuỳ vào giá trị N là số nguyên hay số lẻ, mà các cấu trúc khối tổng hợp tần số khác nhau được thiết kế, chế tạo

2.2.1 Khối tổng hợp tần số với tỉ số chia nguyên (Integer-N PLL)

Cấu trúc khối tổng hợp tần số với tỉ số chia nguyên được trình bày như Hình 2.2 với các mạch chức năng là: mạch so pha/tần số, mạch charge pump, mạch loop filter, mạch dao động và mạch chia nguyên Vì tỉ số chia của khối PLL là số nguyên nên trong các hệ thống thông tin có nhiều kênh tín hiệu (channel), để thu được những kênh khác nhau cần chọn tần số chuẩn thạch anh bằng băng thông một kênh tín hiệu

Hình 2.2 Sơ đồ khối khối tổng hợp tần số với tỉ số chia nguyên

Việc cố định tần số chuẩn thạch anh bằng băng thông một kênh tín hiệu làm giới hạn khả năng tối ưu chất lượng của khối tổng hợp tần số về loop bandwidth, phase noise và thời gian xác lập của mạch, đặc biệt đối với các hệ thống có băng thông một kênh tín hiệu nhỏ như: GSM (200 kHz), hệ thống truyền hình (8 MHz),…

Mặc khác, trong các hệ thống thu phát không dây, hiện tượng sai lệch tần số chuẩn giữa thạch anh trong máy thu và trong máy phát (frequency offset) dẫn đến tần số tín hiệu thu được có sai lệch so với thiết kế, ảnh hưởng đến tỉ số tín hiệu trên nhiễu của hệ thống Hiện tượng này không thể giải quyết được khi sử dụng khối tổng hợp tần số với tỉ số chia nguyên

2.2.2 Khối tổng hợp tần số với tỉ số chia không nguyên (Fractional-N PLL)

Khối tổng hợp tần số với tỉ số chia không nguyên được trình bày như Hình 2.3, trong cấu trúc này, mạch chia với tỉ số chia không nguyên (fractional divider) được sử dụng thay thế cho mạch chia nguyên Phương pháp này tăng tính linh hoạt trong việc chọn tần số chuẩn thạch anh để đạt được điểm tối ưu về chất lượng khối PLL, cũng như giải quyết được hiện tượng frequency offset trong hệ thống

Hình 2.3 Sơ đồ khối khối tổng hợp tần số với tỉ số chia không nguyên

Nguyên lý hoạt động của mạch chia fractional được trình bày như trên Hình 2.4, theo đó, để tạo ra tỉ số chia không nguyên có dạng N.f (với N < N.f < N+1), khối Fractional-N PLL thay đổi tỉ số chia của mạch chia fractional lần lượt giữa hai giá trị

N và N+1 theo khoảng thời gian lần lượt là TN và TN+1 sao cho tỉ số chia trung bình đạt giá trị là N.f, phương trình sau biểu thị cách tính toán N.f theo N và N+1:

Với TN và TN+1 lần lượt là thời gian mạch chia hoạt động với tỉ số chia N và N+1

Thời gian Tỉ số chia

Tỉ số chia trung bình

Hình 2.4 Nguyên lý hoạt động của khối tổng hợp tần số Fractional-N PLL

2.2.3 Cấu trúc khối tổng hợp tần số thiết kế Đề tài luận văn thiết kế khối tổng hợp tần số với tỉ số chia không nguyên, theo sơ đồ như Hình 2.5 bao gồm các mạch sau:

- Mạch tạo dao động VCO - Mạch chia LOGEN - Mạch so pha/tần số (PFD) - Mạch charge pump

- Mạch loop filter - Mạch chia với tỉ số chia không nguyên (fractional divider)

Trong đó, mạch tạo dao động VCO đóng vai trò quan trọng nhất, có chức năng tạo ra tín hiệu dao động hình sine, vì tần số dao động này cao gấp nhiều lần tần số tín hiệu thạch anh nên một mạch chia được sử dụng để giảm tần số của tín hiệu dao động trước khi đưa vào mạch so pha/ tần số để tạo thành tín hiệu điều khiển điện áp Vtune của mạch VCO So sánh với mạch lọc loop filter dạng tích cực, mạch lọc loop filter thụ động có ưu điểm về nhiễu, khả năng tối ưu loop bandwidth của khối PLL và khả năng triệt tiêu ảnh hưởng của tín hiệu thạch anh đến tín hiệu ngõ ra khối PLL

Các bit điều khiển ON/OFF và thay đổi nguồn dòng phân cực trong các mạch điện được sử dụng nhằm tối ưu công suất tiêu thụ khi khối PLL hoạt động tại các kênh truyền hình khác nhau

Hình 2.5 Sơ đồ khối tổng hợp tần số Fractional-N PLL thiết kế.

Quy hoạch tần số cho khối tổng hợp tần số

Việc quy hoạch tần số cho khối tổng hợp tần số thiết kế phụ thuộc vào hai yếu tố: thứ nhất, tiêu chuẩn truyền hình số mặt đất tại Việt Nam, thứ hai, tần số trung tần IF tại ngõ ra chip thu cao tần Trong đề tài này, khối tổng hợp tần số được thiết kế cho chip thu cao tần có tần số IF được chọn bằng 5 MHz nhằm tương thích với các chip giải điều chế thương mại, cũng như đáp ứng được mục tiêu loại bỏ các mạch lọc trung tần ngoài chip, tần số dao động nội (LO) được chọn lớn hơn tần số tín hiệu cao tần ngõ vào, nhằm tăng độ triệt tín hiệu ảnh cho hệ thống

Với cách thiết kế như trên, khi tần số tín hiệu truyền hình số Việt Nam thay đổi trong hai băng tần: VHF là 174 – 230 MHz và UHF: 470 – 806 MHz [1] thì tần số LO thay đổi từ 183 MHz đến 231 MHz và 479 – 807 MHz

Khối tổng hợp tần số sử dụng thạch anh 24 MHz, với mục đích tương thích với nguồn thạch anh được sử dụng bởi các chip giải mã thương mại Ngoài ra, tần số thạch anh được chọn gấp ba lần băng thông một kênh truyền hình số còn làm giảm thời gian xác lập và cải thiện phase noise của khối PLL Bên cạnh đó, vì mạch VCO được thiết kế theo cấu trúc LC, với phương trình tính toán tần số dao động của mạch được trình bày như sau, có thể thấy được rằng tần số dao động của mạch VCO tỉ lệ nghịch với độ tự cảm của cuộn dây, mặt khác, độ tự cảm này tỉ lệ thuận với diện tích của cuộn dây Do đó, khi tần số dao động càng cao thì diện tích của cuộn dây càng nhỏ, khả năng tích hợp của cuộn dây trong mạch VCO càng lớn

Ngoài ra, cấu trúc chip thu cao tần yêu cầu tín hiệu dao động nội LO có dạng I/Q vi sai, có hai phương pháp để tạo ra dạng tín hiệu này trong thiết kế vi mạch: phương pháp thứ nhất, sử dụng một mạch lọc nhiều pha (polyphase filter) và phương pháp thứ hai, sử dụng một mạch chia tần bốn lần Trong đó, phương pháp thứ nhất gây suy hao tín hiệu ngõ vào, và độ sai lệch giá trị các phần tử điện trở, tụ điện trong mạch do quá trình chế tạo sẽ gây sai lệch pha của bốn tín hiệu ngõ ra Phương pháp thứ hai có yêu cầu tần số tín hiệu ngõ vào phải gấp bốn lần tần số tín hiệu ngõ ra

Xét thấy việc tăng tần số không chỉ giúp tăng độ tích hợp của mạch VCO mà còn phù hợp với việc tạo tín hiệu I/Q vi sai ngõ ra, mạch dao động trong đề tài này không được thiết kế với tần số bằng tần số dao động nội LO mà được thiết kế có tần số gấp 4 lần tần số LO tại băng UHF và 12 lần tần số LO tại băng VHF Như thế, tần số dao động của mạch VCO thay đổi trong khoảng: 1900 – 3244 MHz

Từ tần số dao động VCO và tần số thạch anh, tỉ số chia của khối PLL thay đổi từ 79.167 đến 135.167 Để tạo được dãy tỉ số chia như trên, đề tài sử dụng một mạch chia tần tám lần, có cấu tạo từ ba mạch chia hai ghép liên tiếp, kết hợp với một mạch chia có tỉ số chia không nguyên (fractional divider) Mạch chia tần tám lần được sử dụng nhằm mục đích giảm tần số của tín hiệu ngõ vào mạch chia fractional đến dưới 500 MHz, vì mạch chia này được cấu tạo từ các cổng logic, có tần số hoạt động tối đa khoảng 500 MHz Do đó, tỉ số chia của mạch chia fractional thay đổi từ 9.896 đến 16.895

Sự phân bố tần số tín hiệu dao động nội LO và tần số dao động VCO theo kênh truyền hình được trình bày trong Bảng 2.1

Bảng 2.1 Bảng phân bố tần số tín hiệu LO và tần số VCO theo kênh truyền hình

Tần số trung tâm tín hiệu RF [MHz]

Tần số của tín hiệu dao động nội [MHz]

Tần số của tín hiệu dao động [MHz]

Thiết kế hệ thống

Trong các mạch tạo dao động lý tưởng, tín hiệu sine ngõ ra chỉ có một tần số duy nhất, tuy nhiên trong thực tế, do ảnh hưởng của nhiễu trong các linh kiện điện tử và nguồn cung cấp dẫn đến tần số tín hiệu ngõ ra của mạch tạo dao động không chỉ tồn tại tần số cộng hưởng của mạch mà còn bao gồm nhiều tần số lân cận khác, như được biểu diễn trên Hình 2.6 Hiện tượng này được gọi là Phase Noise Đối với các hệ thống truyền dẫn không dây thì Phase Noise là một tham số đóng vai trò quan trọng, quyết định tỉ số tín hiệu trên nhiễu, chất lượng và khả năng thu phát tín hiệu Về phía máy thu, giá trị Phase Noise của bộ dao động nội lớn sẽ dẫn đến việc đổi tần sai lệch của máy thu nếu xuất hiện một tín hiệu không mong muốn có tần số nằm trong băng tần cần thu trộn tần với tín hiệu Phase Noise của bộ dao động nội mà tần số tín hiệu sau khi trộn tần trùng với tần số tín hiệu trung tần của hệ thống Về phía máy phát, tín hiệu Phase Noise lớn sẽ tạo ra hiện tượng “blocking” cho các máy thu đặt gần đó Hình 2.7 mô tả ảnh hưởng của Phase Noise đối với hệ thống thu và phát tín hiệu

Hình 2.6 Phổ tín hiệu của mạch tạo dao động lý tưởng và thực tế [2]

Hình 2.7 Ảnh hưởng của Phase Noise đối với hệ thống thu và phát [2]

Công thức tính toán giá trị Phase Noise được diễn đạt ở phương trình sau [3]:

L C S I 10log(B)     (2.5) với L là giá trị Phase Noise cần tính toán (dBc/Hz), C là công suất tín hiệu mong muốn (dBm), S là độ chọn lọc tín hiệu kênh lân cận (dB), I là công suất tín hiệu can nhiễu (dBm), B là băng thông tín hiệu (Hz)

Theo chuẩn truyền hình số Việt Nam, C = Pmin = -79.29 dBm, I = -79.29 + 25

= -54.29 dBm, S = 25 dB, B = 7.61 MHz, giá trị Phase Noise L = -118.81 dBc/Hz tại tần số offset là 4.195 MHz theo như Hình 2.8

Trong các chip thu thương mại, phase noise thường được tính toán tại các điểm tần số offset chuẩn như 1 MHz Do đó, cần nội suy giá trị phase noise tại 4.195 MHz về lại điểm 1MHz, sử dụng mô hình phase noise của Leeson [4] với suy hao phase noise là 20 dB/decace Vì khoảng cách từ 1MHz đến 4.195 MHz là 0.62 decade nên khi đó phase noise tại điểm offset 1MHz có giá trị là -118.81 + 0.62*20 = -106.41 dBc/Hz

Tần số trung tâm kênh N

Tần số trung tâm kênh N+1

Hình 2.8 Ảnh hưởng của kênh số lân cận theo tiêu chuẩn Việt Nam [1]

2.4.2 Độ ổn định của khối PLL

Quá trình thiết kế khối PLL bao hàm việc phân tích, mô phỏng hệ thống và thiết kế các mạch chức năng, việc mô phỏng hệ thống này không chỉ để xác định các tham số của các mạch thành phần mà còn đảm bảo độ ổn định cho vòng hồi tiếp âm của khối tổng hợp tần số

Các phân tích toán học về hàm truyền của khối tổng hợp tần số được trình bày như sau Xét mô hình khối tổng hợp tần số cơ bản gồm mạch loop filter và charge pump có sơ đồ như Hình 2.9 Giả sử hai tín hiệu chuẩn và hồi tiếp của khối tổng hợp tần số có cùng chu kỳ T ref nhưng lệch pha một khoảng thời giant Độ sai pha (phase error) giữa hai tín hiệu được tính bởi:

   (2.6) Độ lệch pha bằng 0 khi PLL ở trạng thái khóa Điện áp trung bình ngõ ra của PFD được tính là:

Với VDD và 0 là điện áp tương ứng mức logic 1 và 0 Từ phương trình trên suy ra độ lợi của mạch PFD là:

Hình 2.9 Mô hình mạch charge pump

Dòng điện I p đi qua mạch loop filter được biểu diễn bằng I p  I 0 sgn( ) với

I   là giá trị dòng điện ở hai chiều Up – Down của charge pump Điều này có nghĩa I p   I 0 nếu   0 (A nhanh pha hơn B) và I p   I 0 nếu   0 (A chậm pha hơn B) Khi PLL ở trạng thái khóa, thời gian đóng của khóa Up hoặc Down là:

Dòng gửi tới hoặc xả ra từ bộ lọc gồm tụ C1 trong khoảng thời gian t p :

  (2.10) Điện áp điều khiển VCO tạo ra nhờ mạch charge pump và mạch loop filter được tính:

Với K PFD CP  là độ lợi tổng cộng của mạch PFD và charge pump Giả sử khi mạch PLL đang ở trạng thái khóa  0, vì một nguyên nhân gây nhiễu (nhiễu nhiệt, nhiễu nguồn, …) mà VCO hoạt động không ổn định, tạo ra một độ lệch pha nhỏ

   thì ở trạng thái lý tưởng, ngõ ra bộ PFD có QA là tín hiệu xung vuông có độ rộng xung   t    / 2  T ref và Q B  0 Trong mỗi chu kỳ, điện áp Vcont thay đổi một khoảng:

Giả sử V cont thay đổi tuyến tính theo thời gian như Hình 2.10 Với giả thiết gần đúng này, hệ số góc của Vcont(t) gần đúng là:

Hình 2.10 Đáp ứng ngõ ra mạch charge pump với độ lệch pha  0 [2]

Vcont có thể được viết dưới dạng:

     (2.15) Điều này có nghĩa rằng Vcont có đáp ứng xung dạng:

Biến đổi Laplace hai vế phương trình trên, hàm truyền vòng hở tổng cộng của 3 bộ PFD/CP/LF được tính bằng:

Như vậy, có thể nhận thấy rằng bộ PFD/CP/C1 thể hiện như một bộ tích phân

VCO có hàm truyền dạng H(s) = KVCO/s, cùng với phương trình trên, hàm truyền vòng kín của bộ mạch charge pump – PLL được xây dựng [6]

Nhận thấy hàm truyền vòng kín ở phương trình trên có hai cực ảo Theo lý thuyết điều khiển tự động, hệ thống sẽ không ổn định Để giải quyết vấn đề này, một điện trở R1 nối tiếp với tụ C1 như biểu diễn trong Hình 2.11 được thêm vào để tạo thành một điểm “zero” tăng tính ổn định cho vòng hồi tiếp

Hình 2.11 Gắn thêm điện trở R1 để tăng tính ổn định mạch PLL

Hàm truyền vòng hở lúc đó trở thành:

Viết lại mẫu số của hàm truyền trên về dạng s 2  2  n  n 2 với:

Theo đó, các cực và zero của hàm truyền vòng kín được tính:

Biểu diễn hàm truyền ở về dạng:

Hình 2.12 biểu diễn sự thay đổi của hàm truyền vòng hở PLL khi thêm và không thêm điện trở R1 (tương ứng có và không có zero) Theo đó, khi có R1, độ dự trữ pha tăng lên đáng kể làm tăng tính ổn định của mạch PLL

Hình 2.12 Hàm truyền vòng hở khi có và không có điện trở R1 [2]

Nhận xét rằng khi tăng C1, độ gợn sóng của điện áp Vcont giảm và giá trị tăng, nhờ đó giảm phase noise tín hiệu VCO và tăng độ ổn định của mạch Mặt khác, gọi

0là tần số trên giản đồ Bode mà tại đó biên độ của hàm truyền cắt trục hoành Kết hợp phương trình trên và giản đồ Bode biên độ của vòng hở hệ thống trong Hình 2.12 cho thấy, nếu tích I 0 K VCO càng nhỏ, 0 sẽ càng gần trục gốc tọa độ trong khi giản đồ bode pha vẫn không đổi Điều này dẫn tới độ dự trữ pha (phase margin) tương ứng giảm kéo theo độ ổn định của mạch giảm Do đó tích I 0 K VCO cần được thiết kế đủ lớn để đảm bảo giá trị độ dự trữ pha cần thiết

Một vấn đề quan trọng cần lưu ý là nếu mạch loop filter gồm điện trở R1 nối tiếp tụ C1, mỗi khi charge pump bơm dòng vào mạch thì điện áp điều khiển sẽ có biên độ thay đổi lớn Thậm chí trong trạng thái khóa, do các hiệu ứng không lý tưởng và sự sai lệch giữa dòng I1 và I2, hiệu ứng charge injection và clock feedthrough ở hai khóa S1, S2 cũng tạo ra bước nhảy lớn ở điện áp Vcont điều khiển VCO Điều này dẫn đến VCO dao động với các tần số khác nhau, đồng nghĩa với phase noise của mạch tăng theo Để giải quyết bài toán này, một tụ điện C2 được mắc song song với R1 và C1 như trong Hình 2.13 Khi một xung dòng điện có độ rộng xung  T từ mạch charge pump đi qua mạch loop filter, vì dòng điện chạy qua tụ C2 và tạo ra sự thay đổi

 0 / 2 ở Vcont (với giả sử R 1 C 2 T, sự thay đổi điện áp xem như gần đúng tuyến tính theo thời gian) Sau khi charge pump tắt, C2 bắt đầu xả dòng qua C1 qua R1 nên Vcont giảm theo hàm e  t  có thời hằng τ = R1Ceq, với Ceq = C1C2/(C1 + C2)

Giá trị C2 được chọn trong khoảng C1/10 < C2 < C1/5 [2] để không ảnh hưởng đáp ứng tần số và thời gian xác lập của mạch PLL

Hình 2.13 Mắc thêm tụ C2 để giảm gợn cho Vcont.

Ngoài ra, một mạch lọc thông thấp R3 và C3 được sử dụng nhằm triệt tiêu ảnh hưởng của tín hiệu thạch anh đến chất lượng tín hiệu ngõ ra khối tổng hợp tần số Các phương trình tính toán thông số của các mạch chức năng dựa trên phase margin của khối tổng hợp tần số được trình bày trong [5] Theo đó,

Khi chọn PM   50 0 và  p  300 krad/s, ta có:

(2.24) Chọn độ triệt thành phần hài thạch anh là 80 dB, khi đó:

Chọn Kvco = 100 MHz/V, tỉ số chia N = 100, dòng điện charge pump Icp = 30 uA, khi đó:

Chọn R3 = R1, khi đó giá trị tụ điện C3 có giá trị bằng:

THIẾT KẾ MẠCH DAO ĐỘNG

Thiết kế mạch dao động

Vị trí của mạch dao động VCO trong khối tổng hợp tần số thiết kế được thể hiện trong Hình 3.1 Mạch nhận tín hiệu ngõ vào là điện áp Vtune và tạo ra tín hiệu dao động có dạng xung vuông thay đổi trong khoảng tần số từ 1.6 GHz đến 3.8 GHz

Chất lượng của mạch dao động quyết định đến chất lượng của khối tổng hợp tần số, do đó, mạch dao động hoạt động ở tần số cao cần được thiết kế cẩn trọng nhằm đảm bảo chất lượng của mạch sau khi chế tạo

Hình 3.1 Vị trí của mạch dao động trong khối tổng hợp tần số thiết kế

3.1.1 Lựa chọn cấu trúc mạch dao động

Trong thiết kế vi mạch, có hai dạng cấu trúc mạch dao động chính được sử dụng là:

- Mạch dao động dạng vòng (Ring Oscillator) - Mạch dao động dạng LC (LC Oscillator)

Cấu trúc mạch dao động dạng vòng được trình bày trong Hình 3.2 Mạch được cấu tạo từ N mạch inverter ghép nối tiếp, với N là số lẻ lần Tần số dao động của mạch dao động này được xác định từ phương trình sau:

Với N là số mạch inverter, τ là thời gian trễ của một mạch inverter (s), thời gian này phụ thuộc vào kích thước của transistor trong mạch inverter và giá trị tụ điện giữa hai mạch inverter Bằng cách thay đổi số lượng cổng inverter và giá trị tụ điện mà tần số dao động của mạch được thay đổi

Hình 3.2 Cấu trúc mạch dao động dạng vòng

Mạch dao động dạng vòng có ưu điểm về độ tích hợp cao, tiêu tán công suất thấp, tuy nhiên khuyết điểm về phase noise cao làm cho mạch dao động này ít được sử dụng trong các hệ thống thu phát tín hiệu không dây

Mạch dao động LC, với cấu trúc được miêu tả trong Hình 3.3, bao gồm khung cộng hưởng LC và một mạch tạo điện trở âm nhằm để duy trì dao động Tần số dao động của mạch được xác định từ phương trình sau:

1 osc 2 f   LC (3.2) với L và C lần lượt là điện cảm và điện dung của cuộn dây và tụ điện trong mạch dao động Mặc dù diện tích và công suất tiêu tán của mạch dao động LC lớn gấp nhiều lần so với mạch dao động dạng vòng nhưng đặc tính về phase noise tốt và tần số hoạt động cao hơn gấp nhiều lần cấu trúc ring oscillator đã làm cho mạch dao động LC trở thành cấu trúc được ưu tiên sử dụng trong thiết kế các chip thu phát tín hiệu Trong đề tài luận văn này, cấu trúc mạch dao động LC được lựa chọn trong thiết kế mạch dao động

Hình 3.3 Cấu trúc mạch dao động LC với điện trở âm

3.1.2 Thiết kế sơ đồ nguyên lý

Sơ đồ khối của mạch dao động thiết kế được trình bày trong hình sau, với các mạch chức năng là mạch phân cực (bias circuit), mạch switched capacitor array, mạch P-type cross-couple, khung cộng hưởng LC và mạch đệm tín hiệu (output buffer)

Mạch dao động VCO sử dụng nguồn điện áp cung cấp 1.2V, tần số của mạch VCO được thay đổi nhờ vào 6-bits điều khiển số và điện áp Vtune được tạo bởi mạch charge pump trong khối PLL Ngoài ra, 4 bits điều khiển số được sử dụng để thay đổi dòng điện phân cực trong mạch VCO nhằm tối ưu công suất tiêu thụ trong khi vẫn đảm bảo chất lượng hệ thống

Hình 3.4 Sơ đồ khối tổng quát của mạch dao động thiết kế

3.1.2.1 Thiết kế khung cộng hưởng LC và mạch Pmos cross-coupled

Khung cộng hưởng LC với hai thành phần là cuộn dây và tụ điện, tần số dao động của mạch được xác định theo phương trình sau: max var par

 (3.3) min var par switched_cap _ max

Trong đó, L là độ tự cảm của cuộn dây, Cvar là điện dung của varactor, Cpar là điện dung ký sinh của các linh kiện, Cswitched_cap_max là điện dung tối đa của mạch switched capacitor array Hình 3.5 trình bày sơ đồ nguyên lý khung cộng hưởng LC trong mạch VCO thiết kế

Các bước thiết kế mạch dao động bắt đầu từ việc xác định tần số trung tâm của hệ thống, tương ứng với tần số đó, độ tự cảm L được khảo sát nhằm chọn ra được kích thước cuộn dây tương ứng với hệ số phẩm chất Q của cuộn dây đạt giá trị tối đa nhằm đạt được tối ưu về phase noise Độ tự cảm và hệ số phẩm chất của cuộn dây trong mạch VCO_L và VCO_H lần lượt là LVCO_L = 1.95nH, QVCO_L = 12.93; LVCO_H

Tiếp theo, từ tần số trung tâm và độ tự cảm của cuộn dây, điện dung tương đương của mạch được xác định, điện dung này được tạo bởi tụ điện varactor và tụ điện switched capacitor array Trong đó, giá trị tụ điện varactor quyết định thông số KVCO của mạch VCO và giá trị của tụ điện switched capacitor array quyết định khoảng chênh lệch về tần số giữa hai capbank liên tiếp Khoảng chênh lệch này được thiết kế sao cho tần số cao nhất của capbank tiếp theo lớn hơn tần số của capbank trước đó khi điện áp VCTRL bằng 600 mV Cách thiết kế này đảm bảo khoảng bao phủ tần số của mạch dao động, nhằm tránh ảnh hưởng của hiện tượng thay đổi theo PVT (Process – Voltage – Temperature variation)

Hình 3.5 Sơ đồ nguyên lý khung cộng hưởng LC

Theo cách tính toán như trên, kích thước của cuộn dây và tụ điện trong mỗi VCO được xác định như Bảng 3.1

Bảng 3.1 Bảng kích thước linh kiện trong mạch VCO

Cuộn dây on-chip Tụ điện switched cap Tụ điện varactor VCO_L W = 9 um

Với khung cộng hưởng với các linh kiện thực tế như hình trên, điện trở ký sinh của mạch VCO_L và VCO_H lần lượt được mô phỏng và kết quả được trình bày trong các Hình 3.6 và Hình 3.7

Hình 3.6 Kết quả mô phỏng điện trở ký sinh của khung cộng hưởng mạch VCO_L

Hình 3.7 Kết quả mô phỏng điện trở ký sinh của khung cộng hưởng mạch VCO_H

Hình 3.6 biểu diễn kết quả mô phỏng sự thay đổi điện trở ký sinh của khung cộng hưởng theo tần số, tương ứng với 63 giá trị tụ điện khác nhau trong mạch VCO_L Tại tần số cao nhất, ứng với capbank bằng 0, điện trở ký sinh Rp của mạch có giá trị bằng 327.35 Ohm, ngược lại, tại tần số thấp nhất, điện trở này có giá trị bằng 129.27 Ohm

Kết quả mô phỏng

Sau quá trình thiết kế trên sơ đồ nguyên lý và layout, mạch VCO được đánh giá bằng các phép mô phỏng tần số theo điện áp điều khiển và phase noise nhằm kiểm tra các yêu cầu thiết kế về khoảng tần số dao động và phase noise của mạch Các kết quả mô phỏng sau layout có tích hợp với mô phỏng trường điện từ của hai mạch VCO được trình bày lần lượt trong các hình từ Hình 3.18 đến Hình 3.21

3.2.1 Kết quả mô phỏng khoảng tần số dao động

Kết quả mô phỏng sự thay đổi tần số dao động theo điện áp điều khiển của mạch dao động VCO_L và VCO_H với 63 capbank được điều khiển bởi 6 bits điều khiển số được trình bày lần lượt trong các Hình 3.18 và Hình 3.19

Hình 3.18 Kết quả mô phỏng sự thay đổi tần số dao động theo điện áp điều khiển của 63 capbanks của mạch VCO_L

Hình 3.19 Kết quả mô phỏng sự thay đổi tần số dao động theo điện áp điều khiển của 63 capbanks của mạch VCO_H

Dựa trên kết quả mô phỏng, khoảng tần số dao động của VCO_L và VCO_H lần lượt là 1.59 GHz đến 2.91 GHz và 2.48 GHz đến 3.92 GHz, đáp ứng được yêu cầu thiết kế Kết quả đo đạc cho thấy tần số dao động có sai lệch thấp nhất là 20 MHz và cao nhất là 60 MHz so với kết quả mô phỏng, nguyên nhân này là do ảnh hưởng của các thành phần ký sinh và sai số trong quá trình chế tạo

3.2.2 Kết quả mô phỏng phase noise

Kết quả mô phỏng phase noise của mạch VCO_L và VCO_H lần lượt được trình bày trên các Hình 3.20 và Hình 3.21 Theo đó, với mạch VCO_L, tại tần số thấp nhất, khi tất cả các tụ điện switched cap được bật, phase noise của mạch tại tần số offset 1 MHz là -130.2 dBc/Hz, và tại tần số cao nhất, phase noise của mạch VCO_L tại tần số offset 1 MHz là -124.86 dBc/Hz Giá trị phase noise xét tại tần số offset 1 MHz tại tần số thấp nhất và tần số cao nhất của mạch VCO_H lần lượt có giá trị là - 126.28 dBc/Hz và -118.34 dBc/Hz Các giá trị phase noise mô phỏng được đều thoả yêu cầu thiết kế

Hình 3.20 Kết quả mô phỏng phase noise của mạch VCO_L

Hình 3.21 Kết quả mô phỏng phase noise của mạch VCO_H.

THIẾT KẾ MẠCH CHIA

Thiết kế mạch chia LOGEN

Theo như Hình 4.1, mạch chia LOGEN bao gồm hai loại mạch là mạch chia hai và mạch chia ba, được đặt sau mạch dao động VCO và tạo ra hai loại tín hiệu gồm (1) tín hiệu dao động nội LO cung cấp cho mạch trộn tần, và (2) tín hiệu dao động có tần số dưới 500 MHz, phù hợp với khả năng hoạt động của mạch chia Fractional

4.1.1 Lựa chọn cấu trúc mạch chia

Các mạch chia hoạt động theo nguyên tắc ghép nối tiếp hai D flip-flop với nhau, và dựa trên chu kỳ xung clock thì tần số của mạch sẽ được chia hai so với tần số ngõ vào Khi đó, với các mạch chia cao tần, với ảnh hưởng của các thành phần ký sinh như tụ điện, điện trở, thì việc thiết kế, tối ưu kích thước của các linh kiện đóng vai trò đặc biệt quan trọng Các mạch chia cao tần có đặc điểm là công suất tiêu thụ lớn, và thường có tỉ số chia hai hoặc chia ba Trong các cấu trúc mạch chia hoạt động ở tần số cao, mạch chia theo cấu trúc CML (Current Mode Logic) được sử dụng nhiều nhất bởi các ưu điểm về tần số hoạt động và công suất tiêu thụ

4.1.2 Thiết kế mạch chia hai

Cấu trúc mạch chia CML với ưu điểm về tần số hoạt động được sử dụng để thiết kế mạch chia hai Sơ đồ nguyên lý của mạch chia này được trình bày trên Hình 4.2 và Hình 4.3, trong đó, tín hiệu ngõ vào vi sai được cung cấp cho hai transistor M1 và M2, tuỳ theo chu kỳ của tín hiệu ngõ vào mà một trong hai transistor trên tắt hoặc dẫn Khi transistor M1 dẫn, dòng diện phân cực tạo bởi transistor M0 được cung cấp cho cặp transistor vi sai M3 và M4, tín hiệu ngõ ra QP và QN ngược pha với tín hiệu ngõ vào DN và DP Ngược lại, khi transistor M2 dẫn, mạch cross-couple tạo bởi hai transistor M5 và M6 có chức năng giữ tín hiệu ngõ ra QP và QN

Tần số hoạt động của mạch chia CML chịu nhiều tác động từ điện dung ký sinh tại ngõ ra của transistor M3 và M4, điện dung ký sinh này bao gồm tụ điện Cgs của cặp transistor M5, M6 và cặp transistor M3, M4 của mạch CML Latch tiếp theo

Do đó, để tăng tần số hoạt động của mạch CML, kích thước của transistor M5 và M6 được giảm đi trong khi vẫn đảm bảo khả năng lưu giữ tín hiệu của mạch

Hình 4.2 Sơ đồ nguyên lý mạch chia hai

Hình 4.3 Sơ đồ nguyên lý mạch CML Latch

Mô hình tương đương của mạch chia trong quá trình chuyển trạng thái được trình bày trong Hình 4.4 Tại trạng thái t < 0, giả sử ngõ ra QP tích cực mức thấp, QN tích cực mức cao, tương ứng với tụ điện C1 và C2 ở trạng thái nạp và xả năng lượng

Tại t = 0, khi CP và DP tích cực mức cao, các transistor M1, M4 dẫn, dòng điện Iss dẫn qua hai transistor M1 và M4, khi đó, tụ điện C1 xả điện tích thông qua dòng ISS, điện áp ngõ ra giảm đến giá trị VDD – ISS*R Quá trình tương tự diễn ra khi xung clock CP và DN tích cực mức cao, khi đó, tụ điện C1 được nạp đến giá trị điện áp VDD

Xét phương trình KCL tại nút A, có thể thấy được rằng điện áp V(t) được tính theo phương trình sau:

(4.1) Tương tự, điện áp ở nút B được tính toán theo phương trình sau:

Mạch CML hoạt động đúng chức năng tương đương với điện áp V1(t) giảm theo thời gian và điện áp V2(t) tăng theo thời gian, ngược lại, khi hai điện áp này chưa đạt trạng thái xác lập mà xung clock ngõ vào đổi trạng thái thì mạch chạy sai Điều đó đồng nghĩa với phương trình sau:

Tụ điện C1 và C2 tương ứng với tụ điện ký sinh của hai transistor M6 và M5 và cặp transistor vi sai M3, M4 của mạch CML Latch tiếp theo Chọn kích thước của transistor M6 bằng transistor M5 và transistor M3 bằng transistor M4, khi đó C1 = C2

= C Phương trình trên tương đương với:

Từ phương trình trên có thể thấy được rằng, để tăng tần số hoạt động của mạch CML, cần giảm tụ điện ký sinh và điện trở R Tuy nhiên, giảm điện trở R cũng đồng thời làm giảm biên độ điện áp ngõ ra, ảnh hưởng đến khả năng lái tải của mạch CML

Tụ điện ký sinh C có thể giảm bằng cách giảm kích thước transistor M5, M6, nhưng cần đáp ứng điều kiện sau nhằm đảm bảo mạch cross-couple hoạt động đúng thiết kế

Khi transistor M5 hoạt động trong miền bão hoà thì hỗ dẫn của transistor này được tính theo phương trình sau:

SS m n ox D n ox n ox SS

Phương trình tính toán tần số xung clock như trên được chuyển thành:

Do đó, khi cần tăng tần số hoạt động của mạch, cần tăng dòng điện phân cực, giảm chiều dài kênh dẫn L và giảm kích thước transistor cross-couple trong khi vẫn đảm bảo điều kiện hoạt động của mạch cross-couple Kích thước của transistor trong mạch CML latch được cho trong Bảng 4.1

Hình 4.4 Mô hình tương đương mạch CML khi chuyển trạng thái

Bảng 4.1 Bảng kích thước và giá trị linh kiện mạch CML

Transistor Thông số thiết kế

Hình 4.5 và Hình 4.6 trình bày dạng sóng tín hiệu ngõ ra trên miền thời gian với tần số ngõ vào là 6 GHz và sự thay đổi tần số của tín hiệu ngõ ra theo tần số tín hiệu ngõ vào Theo đó, rise time và fall time của tín hiệu ngõ ra lần lượt là 51 ps và 65 ps, tần số ngõ ra bằng một phần hai tần số ngõ vào khi tần số của tín hiệu ngõ vào thay đổi từ 1 GHz đến 6 GHz Theo yêu cầu hoạt động, mạch chia hai nhận tín hiệu ngõ vào là tín hiệu VCO có tần số tối đa là 3.5 GHz vì vậy mạch hoạt động đúng yêu cầu thiết kế

Hình 4.5 Kết quả mô phỏng dạng sóng tín hiệu ngõ ra với tín hiệu ngõ vào có tần số bằng 6 GHz

Hình 4.6 Kết quả mô phỏng sự thay đổi tần số ngõ ra theo tần số ngõ vào

4.1.3 Thiết kế mạch chia ba

Tương tự như mạch chia hai, cấu trúc Current Mode Logic (CML) được áp dụng trong mạch chia ba bởi các ưu điểm về tần số hoạt động và công suất tiêu tán

Cấu trúc mạch chia ba được trình bày như Hình 4.7, bốn tín hiệu ngõ vào vi sai vuông pha được cung cấp từ mạch chia hai trước đó được đưa vào lần lượt các transistor M1, M4; M2, M3, tuỳ theo từng pha của các tín hiệu IQ vi sai mà các transistor dẫn hoặc tắt Phương pháp tối ưu mạch chia ba tương tự như phương pháp tối ưu mạch chia hai, theo đó, kích thước của các transistor cross-couple M12 và M13 được tối ưu nhằm giảm điện dung kí sinh lên tín hiệu ngõ ra Điện trở Rbias được chọn có sự tương nhượng giữa biên độ tín hiệu ngõ ra và headroom của các transistor, nếu Rbias lớn, biên độ tín hiệu ngõ ra tăng, headroom của các transistor giảm và ngược lại Kích thước của các transistor và giá trị điện trở trong mạch chia ba được trình bày trong Bảng 4.2

Bảng 4.2 – Bảng thông số linh kiện trong mạch chia ba

Transistor Thông số thiết kế

Hình 4.7 (a) Sơ đồ nguyên lý mạch chia ba (b) Sơ đồ nguyên lý mạch CML latch

Thiết kế mạch chia với tỉ số chia không nguyên

Các mạch chia tần số thấp thường được thiết kế sử dụng các cổng logic chuẩn (standard cell), ưu điểm của phương pháp này là kích thước, công suất tiêu thụ của mạch chia nhỏ, tuy nhiên, vì các cổng logic có đáp ứng tốt khi tần số của tín hiệu ngõ vào nhỏ hơn 500 MHz, nên các mạch chia cao tần được sử dụng kết hợp với mạch chia tần số thấp nhằm đạt được điểm tối ưu về kích thước và công suất tiêu thụ của mạch

Như được trình bày trong tiểu mục 2.2.2, nguyên lý hoạt động của khối

Fractional-N PLL, mạch chia với tỉ số chia không nguyên hoạt động dựa trên nguyên lý thay đổi tỉ số chia nguyên, nhằm tạo ra tỉ số chia trung bình là một giá trị không nguyên Nguyên lý hoạt động của mạch chia này được miêu tả lại như trên Hình 4.11:

Thời gian Tỉ số chia

Tỉ số chia trung bình

Hình 4.11 Nguyên lý hoạt động của mạch chia với tỉ số chia không nguyên

Trong đó, tỉ số chia không nguyên có dạng N.f (với 0 < f < 1) được tạo ra bằng cách thay đổi tỉ số chia của mạch giữa hai tỉ số chia nguyên N và N+1 Phương trình sau mô tả mối quan hệ giữa N.f với hai giá trị N và N+1

  (4.8) với TN và TN+1 lần lượt là thời gian mạch chia hoạt động với tỉ số chia N và N+1

Bảng phân phối tỉ số chia trong khối tổng hợp tần số thiết kế được trình bày trong Bảng 4.3

Bảng 4.3 Bảng phân bố tỉ số chia của khối PLL thiết kế theo tiêu chuẩn truyền hình số Việt Nam

Tần số của tín hiệu dao động VCO [MHz]

Tỉ số chia của mạch chia Fractional

Sơ đồ thiết kế mạch chia fractional được trình bày trong Hình 4.12 Mạch chia này nhận tín hiệu ngõ vào có tần số bằng một phần tám tần số tín hiệu dao động VCO và tạo ra tín hiệu ngõ ra có tần số bằng 1/N.f tần số ngõ vào, với N.f có giá trị như bảng trên Tỉ số chia của mạch được thể hiện bằng 25 bits điều khiển số (bao gồm 5 bits điều khiển phần tỉ số chia nguyên và 20 bits điều khiển tỉ số chia không nguyên), các bits này được cung cấp bởi chip vi điều khiển bên ngoài Trong đó, 20 bits đại diện cho tỉ số chia không nguyên được đưa vào mạch Delta Sigma Modulator (DSM) , ngõ ra của mạch được cộng với 5 bits đại diện tỉ số chia nguyên và đưa vào mạch chia lập trình được (Programmable Divider)

Mạch DSM theo cấu trúc MASH 1-1-1 được sử dụng trong thiết kế này để thay đổi tỉ số chia nguyên của mạch Programmable Divider, vì các ưu điểm về nhiễu cũng như độ ổn định, so với cấu trúc mạch Accumulator thông dụng [7]

Hình 4.12 Sơ đồ khối thiết kế mạch chia với tỉ số chia không nguyên

Mạch chia với tỉ số chia không nguyên được đánh giá bằng testbench mô phỏng trên miền thời gian với các mức tỉ số chia được quy định trong bảng phân phối tỉ số chia, tần số ngõ vào được thiết lập ở giá trị 500 MHz, tương ứng với tần số cao nhất khi mạch chia này hoạt động trong thực tế

Sơ đồ testbench kiểm chứng hoạt động của mạch chia với tỉ số chia không nguyên trên miền thời gian được trình bày trong Hình 4.13, với tín hiệu ngõ vào có tần số thay đổi trong khoảng 274.5 MHz đến 403.5 MHz, tải ngõ ra của mạch chia fractional là mạch so pha/tần số

Hình 4.13 Sơ đồ testbench kiểm chứng hoạt động mạch chia fractional

Kết quả mô phỏng phổ tần số tín hiệu ngõ ra mạch chia khi PLL hoạt động của tại kênh truyền hình 6 và kênh truyền hình 62, ứng với tần số hoạt động cao nhất và thấp nhất của mạch chia

Các kết quả đo đạc hoạt động của mạch chia fractional sau khi chế tạo trong khối PLL ứng với 49 kênh truyền hình Việt Nam được trình bày trong Chương 8 của luận văn này

Hình 4.14 Kết quả mô phỏng phổ tần số tín hiệu ngõ ra mạch chia khi PLL hoạt động tại kênh 6 (Fout = 274.5MHz/11.4375)

Hình 4.15 Kết quả mô phỏng phổ tần số tín hiệu ngõ ra mạch chia khi PLL hoạt động tại kênh 62 (Fout = 403.5MHz/16.8125)

Kết quả cho thấy tần số tín hiệu ngõ ra xấp xỉ 24MHz, mạch chia với tỉ số chia không nguyên hoạt động đúng yêu cầu thiết kế.

THIẾT KẾ MẠCH SO PHA/TẦN SỐ - MẠCH CHARGE PUMP – MẠCH LOOP FILTER

Thiết kế mạch so pha/tần số

5.1.1 Lựa chọn cấu trúc mạch

Vị trí của mạch so pha/tần số trong khối tổng hợp tần số thiết kế được miêu tả như Hình 5.1, mạch nhận tín hiệu ngõ vào bao gồm hai tín hiệu: tín hiệu chuẩn từ thạch anh (CKREF) và tín hiệu hồi tiếp từ ngõ ra mạch chia (CKFB) và tạo ra tín hiệu ngõ ra tỉ lệ với độ sai lệch về pha/tần số của hai tín hiệu ngõ vào, tín hiệu này được sử dụng để điều khiển mạch VCO nhằm đạt được trạng thái xác lập về tần số của mạch VCO cũng như mạch PLL

Hình 5.1 Vị trí của mạch so pha trong khối tổng hợp tần số thiết kế

Hình 5.2 mô tả hoạt động của một bộ PFD lý tưởng với ngõ ra gồm hai tín hiệu Q A và Q B Mạch hoạt động theo nguyên tắc sau:

 Một cạnh lên của CKREF tạo ra một cạnh lên tương ứng ở Q A (nếu Q A đang ở mức logic thấp)

 Một cạnh lên của CKFB sẽ đưa Q A về mức thấp (nếu Q A đang ở mức logic cao)

Hình 5.2 Tín hiệu ngõ ra của PFD lý tưởng [2]

Với Q B , mạch hoạt động một cách tương ứng đối xứng với Q A Trong Hình 5.2a) với f CKREF và f CKFB tương ứng là tần số hài cơ bản của tín hiệu CKREF và CKFB Nếu f CKREF  f CKFB , Q A là tín hiệu xung trong khi Q B bằng 0 Ngược lại nếu

CKFB CKREF f  f , Q B là tín hiệu xung trong khi Q A bằng 0 Hình 5.2b) xét khi

CKREF CKFB f  f mạch sẽ tạo xung Q A hoặc Q B có độ rộng đúng bằng độ lệch pha giữa hai tín hiệu đầu vào A và B Do đó, giá trị Q A  Q B đại diện cho sự sai khác pha giữa hai tín hiệu vào A và B So với cấu trúc mạch so pha sử dụng cổng logic XOR có ưu điểm về độ đơn giản trong thiết kế, cũng như công suất tiêu thụ nhưng khả năng nhận biết sai lệch về pha và tần số giữa tín hiệu hồi tiếp và tín hiệu chuẩn thấp [8], cấu trúc mạch so pha tần số sử dụng D flip-flop, có sơ đồ tổng quát như Hình 5.3 được áp dụng trong đề tài này Mạch gồm hai bộ phát hiện cạnh D - flipflop với chân D được nối với mức logic 1 Tín hiệu vào A và B được cho làm xung clock của các flip-flop tương ứng, cổng logic AND sẽ reset cả hai flip-flop khi QA = QB

Mạch hoạt động theo nguyên lý sau: giả sử A nhanh pha hơn B, khi A có cạnh lên, ngõ ra Q A  D A  1 Khi B có cạnh lên, ngõ ra Q B  D B  1, khi đó cổng AND hồi tiếp sẽ kích xung reset vào cả hai flip-flop và Q A  Q B  0 Vì mạch đối xứng nên trong trường hợp B nhanh pha hơn A, mạch hoạt động một cách tương tự Chú ý rằng do thời gian trễ khi tín hiệu đi qua cổng logic AND và thời gian đóng/ngắt của các transistor MOSFET trong mạch flip-flop nên sẽ có một khoảng thời gian rất nhỏ

Q  Q  , gọi là thời gian reset Trong trường hợp A và B cùng pha, Q A  Q B có độ rộng bằng với thời gian reset này Do đó độ lệch pha giữa hai tín hiệu không phải được xác định bằng Q A hoặc Q B riêng lẻ mà là giá trị trung bình Q A  Q B

Hình 5.3 Sơ đồ nguyên lý mạch so pha/tần số sử dụng D flip-flop

Như đã thấy, mạch PFD chuyển đổi sai khác pha hoặc tần số của 2 tín hiệu thành hai xung Q A  Q B có hiệu độ rộng tương ứng Để chuyển đổi thông tin này sang điện áp điều khiển VCO, một mạch lọc thông thấp được sử dụng Trong thực tế, một mạch charge pump được thiết kế và đặt giữa mạch PFD và mạch lọc thông thấp

5.1.1.1 Một số hiệu ứng không lý tưởng trong mạch PFD a Dead zone

Deadzone được định nghĩa là khoảng sai pha lớn nhất giữa tín hiệu tham khảo và tín hiệu hồi tiếp mà hệ thống PFD/CP không thể phát hiện được Nguyên nhân chính của hiện tượng deadzone trong mạch PFD là do mối quan hệ giữa trễ lan truyền (propagation delay) của các cổng logic trong mạch PFD với thời gian đóng ngắt nguồn dòng trong mạch charge pump Khi thời gian trễ lan truyền ngắn hơn thời gian đóng ngắt các nguồn dòng của mạch Charge pump, hiện tượng dead zone sẽ xuất hiện Hiện tượng này được miêu tả trong Hình 5.4

Khi pha của mạch VCO có sự sai lệch nhỏ so với pha của tín hiệu chuẩn từ thạch anh, mạch PFD phải có khả năng tạo ra tín hiệu xung để kéo mạch VCO về lại tần số mong muốn, nếu không thì tần số hồi tiếp sẽ không bằng với tần số chuẩn của thạch anh trong miền deadzone

Hình 5.4 Hiện tượng deadzone trong mạch Phase Frequency Detector

Giảm dead zone của mạch so pha/tần số là một yêu cầu quan trọng đối với các hệ thống cần độ chính xác về tần số, phase noise thấp Hình 5.5 miêu tả phase noise của mạch PLL trong trường hợp khối tổng hợp tần số PLL xuất hiện dead zone loop bandwidth f (Hz)

(b) Hình 5.5 Phổ phase noise của khối tổng hợp tần số trong trường hợp (a) không có và (b) có dead zone Trong vùng dead zone của mạch PFD, mối quan hệ giữa điện áp và sai số về pha của mạch PFD là không tuyến tính Tính phi tuyến của mạch PFD trong vùng dead zone làm suy giảm phase noise của khối tổng hợp tần số Hình 5.6 miêu tả đặc tuyến điện áp – sai số pha trong hai trường hợp không có và có dead zone phase error (rad)

Ou tpu t v ol tag e (V ) 2π -2π phase error (rad)

Hình 5.6 - Đặc tuyến biểu diễn mối quan hệ giữa điện áp – sai số về pha trong hai trường hợp (a) không có và (b) có dead zone Để khắc phục hiện tượng dead zone, một khối delay cần được thêm vào đằng sau cổng logic AND như Hình 5.7 để tăng độ rộng xung reset Khi đó, điện áp điều khiển khóa điều khiển có đủ thời gian tăng vượt qua giá trị ngưỡng V TH để đóng/ngắt mạch charge pump

Hình 5.7 - Thêm khối tạo delay để loại trừ dead zone b Tương nhượng giữa tần số hoạt động và thời gian delay

Tần số hoạt động tối đa của mạch PFD được tính toán theo phương trình sau [8]: max

Trong đó, Fmax là tần số hoạt động tối đa của mạch PFD, ∆Tr là thời gian delay của mạch này Do đó, khi tăng thời gian delay thì tần số hoạt động tối đa của PFD giảm xuống Mặt khác, để tránh hiện tượng dead zone thì thời gian delay phải lớn hơn thời gian switching của mạch charge pump, tương ứng với phương trình

  (5.2) với T sw cp , là thời gian switching của mạch charge pump

Tùy thuộc vào các yêu cầu kỹ thuật về tần số hoạt động của mạch mà thời gian delay sẽ được tính toán theo các phương trình trên

Sơ đồ nguyên lý của mạch so pha/tần số thiết kế theo cấu trúc sử dụng mạch D flip-flop được trình bày trên Hình 5.8 Mạch PFD thiết kế hoạt động theo nguyên lý đã được trình bày trong Mục 5.1.1, bên cạnh đó, để cải thiện chất lượng của mạch PFD, thời gian delay tạo bởi mạch delay được điều khiển thông qua khối điều khiển số nhằm tối ưu hoạt động của mạch

Hình 5.8 Sơ đồ nguyên lý mạch so pha/ tần số thiết kế

Mạch delay được thiết kế bao gồm dãy các cổng đệm được điều khiển bằng các bits điều khiển số, mạch có sơ đồ nguyên lý được trình bày như Hình 5.9 Thời gian delay của mạch thay đổi trong khoảng 147ps đến 530ps, như được tính toán từ Hình 5.10

BUFF BUFF BUFF BUFF BUFF BUFF BUFF BUFF BUFF I3

Hình 5.9 Sơ đồ nguyên lý mạch delay

Hình 5.10 Kết quả mô phỏng trên miền thời gian dạng sóng ngõ ra và dạng sóng ngõ vào với các mức delay khác nhau

Kết quả mô phỏng đáp ứng trên miền thời gian của mạch so pha/ tần số (PFD) trong hai trường hợp tần số hồi tiếp lớn hơn tần số chuẩn và ngược lại được trình bày lần lượt trong các Hình 5.11, Hình 5.12 và Hình 5.13

Hình 5.11 Kết quả mô phỏng trên miền thời gian của mạch PFD khi tần số hồi tiếp lớn hơn tần số chuẩn

Hình 5.12 Kết quả mô phỏng trên miền thời gian của mạch PFD khi tần số hồi tiếp nhỏ hơn tần số chuẩn

Hình 5.13 Kết quả mô phỏng điện áp ngõ ra mạch PFD theo độ sai lệch pha giữa hai tín hiệu ngõ vào

Thiết kế mạch charge pump

Trong cấu trúc khối tổng hợp tần số được thiết kế, mạch charge pump nhận tín hiệu điều khiển bằng điện áp từ mạch PFD, tín hiệu này phản ánh độ sai lệch về pha – tần số giữa tín hiệu chuẩn từ thạch anh và tín hiệu hồi tiếp từ mạch chia, từ đó đóng ngắt hai nguồn dòng Up và Down một cách phù hợp nhằm cung cấp một dòng điện tỉ lệ với độ lệch pha cho mạch loop filter Vị trí của mạch charge pump được trình bày trong Hình 5.14

Hình 5.14 Vị trí của mạch charge pump trong khối tổng hợp tần số thiết kế

Hình 5.15 mô tả đáp ứng của mạch PLL vòng hở gồm ba khối PFD, mạch charge pump và loop filter đơn giản khi được kết nối với nhau trong trường hợp tín hiệu ngõ vào A nhanh pha hơn B Khi đó QB có độ rộng bằng xung reset của PFD, QA rộng hơn QB vì chứa thông tin độ lệch pha Như đã phân tích ở trên, mạch charge pump gửi xungI P có độ rộng bằng QA sang mạch loop filter nên giá trị Vout tăng dần

Tổng quát, có thể nói mạch charge pump là một bộ khóa đóng ngắt có 3 vị trí được điều khiển bởi 3 trạng thái của PFD là nhanh pha, chậm pha và cùng pha thông qua các tín hiệu Up và Down Lý tưởng, khi một trong hai khóa đóng, mạch charge pump nhận về hoặc gửi sang mạch loop filter một xung dòng điện có biên độ

I P  I I , tạo ra áp Vout điều khiển VCO Khi cả hai khóa đều đóng, dòng I P chạy từ cạnh Up xuống cạnh Down và không có dòng sang mạch loop filter, Vout giữ nguyên và VCO có tần số không đổi Nếu cả hai khóa cùng ngắt, không có dòng chạy trong mạch, Vout là hằng số và tần số VCO cũng không đổi

Hình 5.15 Hoạt động của bộ PFD/CP [6]

5.2.1.1 Cấu trúc mạch charge pump

Mạch charge pump được chia thành hai cấu trúc như sau:

 Mạch charge pump single end

 Mạch charge pump differential a Mạch charge pump single end

Mạch charge pump single end cơ bản được miêu tả trong Hình 5.16, mạch charge pump này được cấu tạo từ hai nguồn dòng Up và Down Hai nguồn dòng này được điều khiển bởi tín hiệu ngõ ra của mạch PFD Mạch charge pump trong Hình 5.16 có thể được thiết kế dưới dạng transistor như Hình 5.17 Mạch charge pump này gồm hai nguồn dòng I1 – I2 và hai khóa tương ứng S1 – S2 Theo đó, thay vì sử dụng hai nguồn dòng phân biệt I1 – I2 rất khó điều chỉnh bằng nhau, sơ đồ mạch này sử dụng cấu trúc mạch “current mirror” để tạo hai nguồn dòng bằng nhau

Hình 5.16 Sơ đồ mạch charge pump đơn giản

Bên cạnh đó, như có thể thấy trong Hình 5.17, tín hiệu UP có giá trị mức thấp thì dòng điện UP được đóng, trong khi mạch PFD tạo ra tín hiệu UP có giá trị mức cao Do đó, cần sử dụng một cổng đảo (inverter) để chuyển giá trị mức cao thành giá trị mức thấp, dẫn đến thời gian xuất hiện của xung UP chậm hơn xung DN, để loại bỏ hiện tượng này, một cổng transmission gate được đặt vào giữa hai điểm QB và transistor M2

Hình 5.17 Sơ đồ mạch charge pump cơ bản [2]

Dạng sóng của mạch charge pump được minh họa trên Hình 5.18 Trong đó, Hình 5.18 (a) minh họa trường hợp tín hiệu chuẩn (fREF) sớm pha hơn tín hiệu hồi tiếp (fDIV) và Hình 5.18 (b) minh họa trường hợp ngược lại

Hình 5.18 Dạng sóng ngõ ra mạch charge pump trong hai trường hợp (a) fREF > fDIV (b) fREF < fDIV [9]

Sơ đồ của một số mạch charge pump single ended được miêu tả trên Hình 5.19

Hình 5.19 Sơ đồ các mạch charge pump [9]

Mạch charge pump trong Hình 5.19(a) có khóa được đặt ở cực gate của transistor M2 và M3 Khi khóa DN ở trạng thái đóng, transistor M3 tắt, vì khóa DN không lý tưởng, tồn tại điện trở hữu hạn nên dòng điện DC sẽ chạy qua điện trở này, khi đó cực gate của transistor M3 có một điện áp DC và transistor M3 không tắt hoàn toàn Khi điện áp DC đủ lớn, transistor M3 hoạt động trong vùng subthreshold, dòng điện rò rỉ xuất hiện tại transistor M3 Để làm giảm dòng điện rò rỉ, người thiết kế có thể giảm dòng điện của nguồn dòng mạch charge pump, tuy nhiên, phương pháp này làm giảm thời gian switching của mạch Cấu trúc này cũng dễ bị ảnh hưởng bởi hiện tượng “charge sharring” giữa tụ điện ký sinh tại cực D của transistor M2 và M3

Trong cấu trúc như Hình 5.19 (b), vị trí khóa nằm ở cực drain của transistor

M2 và M4, cấu trúc này có độ cách ly cao Kích thước transistor M2, M4 được thiết kế để khi có khoá UP hoặc DN đóng thì transistor M2 và M4 vẫn hoạt động trong miền bão hoà

Với cấu trúc mạch charge pump như Hình 5.19(c), các khóa được đặt ở cực S của transistor M2 và M4 Trong cấu trúc này, nguồn dòng mạch charge pump có thể có giá trị rất nhỏ do thời gian đóng-ngắt trong mạch này không bị ảnh hưởng bởi giá trị dòng điện trong mạch charge pump Trong trạng thái tắt, khóa DN có trở kháng ngõ ra lớn hơn các cấu trúc còn lại, từ đó làm giảm dòng điện rò rỉ Transistor M2 và M4 luôn hoạt động trong miền bão hòa, do đó mạch charge pump loại này không có các “current spike” ngõ ra Kích thước của transistor đóng vai trò switch cần phải có sự tương nhượng để giảm điện trở ký sinh khi switch bật, nhằm đảm bảo đủ headroom trên transistor M2 và M4 trong khi vẫn đảm bảo tần số hoạt động của mạch b Mạch charge pump differential

Trong khối tổng hợp tần số PLL, hai cấu trúc mạch charge pump thường được sử dụng là mạch charge pump single-end và mạch charge pump differential Mạch charge pump differential nhận 4 tín hiệu ngõ vào UP UN DP DN từ ngõ ra của mạch phase detector và tạo thành hai tín hiệu ngõ ra Cấu trúc mạch charge pump differential được minh họa trong Hình 5.20

Hình 5.20 Mạch charge pump differential [10]

Mạch charge pump differential có các ưu điểm so với mạch charge pump single end như sau:

 Hiện tượng mismatch giữa hai transistor Nmos và Pmos không ảnh hưởng đến chất lượng của mạch charge pump

 Cấu trúc mạch charge pump vi sai cho đáp ứng về nhiễu tốt hơn mạch charge pump single end [6]

 Mạch charge pump differential ít bị ảnh hưởng từ nguồn dòng rò rỉ

Mặc dù mạch charge pump differential có nhiều ưu điểm như trên, cấu trúc này tồn tại nhiều hạn chế lớn như: cần sử dụng hai mạch loop filter tương ứng với hai nguồn dòng ngõ ra mạch charge pump, một mạch common mode feedback, điều này làm tăng diện tích chip và công suất tiêu thụ đáng kể Chính vì nguyên nhân này mà mạch charge pump differential ít được sử dụng trong các chip thu phát không dây ngày nay

5.2.1.2 Các hiện tượng không lý tưởng trong mạch charge pump a Hiện tượng mismatch giữa dòng Up và Down

Trong mạch charge pump, như có thể thấy trong Hình 5.17, hai nguồn dòng Up và Down được tạo thành bởi hai loại linh kiện khác nhau là Pmos và Nmos Sự mismatch giữa hai nguồn dòng này làm thay đổi điện áp điều khiển mạch VCO Hệ quả của hiện tượng mismatch này được minh họa trong Hình 5.21 Theo đó tại ngõ ra Vcont xuất hiện gợn theo chu kỳ, làm tăng phase noise và reference spur của bộ VCO được điều khiển bởi Vcont, qua đó làm suy giảm chất lượng của khối PLL

Hình 5.21 Sự mismatch giữa hai nguồn dòng Up và Down a) Trạng thái ban đầu, b)

Trạng thái quá độ [6] b Charge injection và clock feedthrough

Xét lại ví dụ mạch charge pump đơn giản ở Hình 5.22, các transistor M1, M2 là các khóa đóng ngắt theo xung điều khiển QA và QB Khi khóa chuyển từ trạng thái đóng sang trạng thái ngắt, các điện tích nằm trong kênh dẫn được giải phóng làm xuất hiện dòng chạy qua mạch loop filter, dẫn tới điện áp Vcont bị thay đổi một khoảng nhỏ Hiệu ứng không mong muốn này gọi là “Charge injection” (Hình 5.22a)

Hiệu ứng “Clock feedthrough” được mô tả trong Hình 5.22(b) Các khóa M1,

M2 có các thành phần tụ điện ký sinh giữa cực G và D ký hiệu CGD1 và CGD2 Khi các xung điều khiển QA, QB chuyển từ mức cao xuống thấp hay ngược lại, vì có các tụ ký sinh nên có dòng rò chạy sang mạch loop filter, gây ra sự thay đổi điện áp ΔV

Hình 5.22 a) Hiệu ứng charge injection, b) Hiệu ứng clock feedthrough c Channel length modulation

Thiết kế mạch loop filter

Mạch loop filter trong khối PLL này nhận tín hiệu ngõ vào là nguồn dòng cung cấp từ mạch charge pump và tạo thành điện áp VCTRL điều khiển tần số mạch VCO

Các thông số trong mạch loop filter xác định các thông số của toàn khối tổng hợp tần số như độ ổn định và thời gian xác lập

Sơ đồ nguyên lý mạch loop filter thụ động thiết kế được trình bày trong Hình 5.26, bao gồm các tụ điện (C1, C2, C3) và các điện trở (R1, R2) Tụ điện C1 và R1 tạo thành một điểm zero nhằm ổn định vòng loop của PLL trong khi tụ điện C2, tụ điện C3 và R3 lần lượt tạo thành hai điểm cực nhằm giảm ảnh hưởng của tín hiệu thạch anh đến phổ tín hiệu ngõ ra khối PLL

Hình 5.26 Sơ đồ nguyên lý mạch loop filter

Thông số các linh kiện điện trở và tụ điện của mạch loop filter lần lượt được cho như trong Bảng 5.1

Bảng 5.1 – Bảng giá trị linh kiện trong mạch loop filter

Kết quả mô phỏng phase margin của mạch loop filter với các tụ điện, điện trở thực tế được trình bày trong Hình 5.27

Hình 5.27 Kết quả mô phỏng phase margin của mạch loop filter

Có thể thấy được rằng, phase margin của khối PLL sau khi post-layout bị suy giảm so với giá trị mong muốn là 50 độ Hiện tượng này được giải thích là do ảnh hưởng của các thành phần tụ điện, ký sinh trong quá trình layout đã ảnh hưởng đến giá trị tụ điện và điện trở thực tế của loop filter.

TỔNG HỢP KHỐI TỔNG HỢP TẦN SỐ

Thiết kế sơ đồ nguyên lý

Sơ đồ nguyên lý khối tổng hợp tần số sau khi ghép nối được trình bày như Hình 6.1

Hình 6.1 Sơ đồ nguyên lý khối tổng hợp tần số thiết kế.

Thiết kế vật lý

Bản thiết kế vật lý toàn khối tổng hợp tần số được thực hiện trên công nghệ CMOS 130-nm gồm 8 lớp kim loại, các đường tín hiệu cao tần được ưu tiên sử dụng các lớp kim loại cao nhất nhằm đạt được điểm tối ưu về các phần tử ký sinh như tụ điện và điện trở trong mạch

Bên cạnh đó, nhằm hạn chế ảnh hưởng của các mạch điện số đến chất lượng của các mạch điện tương tự, các kỹ thuật shielding và guardring được áp dụng Theo đó, các khu vực xung quanh mạch điện số được nối xuống điểm “strong ground”, khi đó, nếu có thành phần nhiễu xuất hiện trên substrate sẽ được dẫn ra điểm ground bên ngoài chip, làm giảm ảnh hưởng của nhiễu từ mạch điện số đến các mạch điện khác

Ngoài ra, đối với các mạch điện tiêu thụ công suất lớn như mạch VCO và mạch chia, các đường kim loại nguồn VDD và ground được layout gồm nhiều lớp ghép chồng lên nhau và có via giữa các lớp Phương pháp này không những làm giảm điện trở ký sinh trên đường dây, góp phần làm giảm điện áp tổn hao trên đường dây dẫn mà còn tăng khả năng chịu tải dòng điện của đường dây đó, đảm bảo thông số current density cho mạch

Bản layout khối tổng hợp tần số hoàn chỉnh được trình bày như Hình 6.2, chiếm diện tích tổng cộng là 2800um*2200um

Hình 6.2 Bản layout toàn khối tổng hợp tần số.

Kết quả mô phỏng

Với mục tiêu đánh giá chất lượng của khối tổng hợp tần số sau layout, testbench mô phỏng như Hình 6.3 được sử dụng, có sự tích hợp các mô hình bondwire cho các đường tín hiệu được nối ra ngoài chip như: bốn đường tín hiệu dao động nội LO, đường tín hiệu VCTRL, đường tín hiệu dao động thạch anh nhằm mô tả chính xác hoạt động của khối tổng hợp tần số sau khi chế tạo

Trong testbench này, phép mô phỏng trên miền thời gian được sử dụng, và các tín hiệu được quan sát sau khi mô phỏng bao gồm: dạng sóng điện áp VCTR, dạng sóng của tín hiệu dao động nội LO, tần số và phổ của hai tín hiệu: VCO và LO khi PLL đạt trạng thái xác lập

Hình 6.3 Testbench mô phỏng khối tổng hợp tần số

Kết quả mô phỏng sau layout của các kênh truyền hình 21 và 62 được trình bày lần lượt như sau Các kết quả đo đạc khối PLL khi hoạt động tại tất cả kênh truyền hình Việt Nam sẽ được lần lượt trình bày trong các chương tiếp theo của luận văn này

Thông số kỹ thuật Yêu cầu hệ thống Kết quả mô phỏng

Tần số dao động nội [MHz] 479 479

Tần số dao động VCO [MHz] 1916 1916

Kết quả mô phỏng đáp ứng của khối tổng hợp tần số tại kênh truyền hình 21 được trình bày lần lượt trên hình sau Với yêu cầu thiết kế, tần số dao động nội tại kênh 21 là 479 MHz, có thể thấy rằng, khối PLL đáp ứng yêu cầu thiết kế Dạng sóng theo miền thời gian của tín hiệu VCTRL cho thấy khối PLL có thời gian xác lập là 100 us

Hình 6.4 Kết quả mô phỏng dạng sóng trên miền thời gian của tín hiệu VCTRL khi khối PLL hoạt động tại kênh truyền hình 21

Hình 6.5 Kết quả mô phỏng dạng sóng trên miền thời gian của bốn tín hiệu dao động nội LO khi khối PLL hoạt động tại kênh truyền hình 21

Hình 6.6 Kết quả mô phỏng phổ tín hiệu VCO khi khối PLL hoạt động tại kênh truyền hình 21

Hình 6.7 Kết quả mô phỏng phổ tín hiệu LO khi khối PLL hoạt động tại kênh truyền hình 21

Thông số kỹ thuật Yêu cầu hệ thống Kết quả mô phỏng

Tần số dao động VCO [MHz] 3228 3228

Kết quả mô phỏng đáp ứng của khối tổng hợp tần số tại kênh truyền hình 62 được trình bày lần lượt trên hình sau Với yêu cầu thiết kế, tần số dao động nội tại kênh 62 là 807 MHz, có thể thấy rằng, khối PLL đáp ứng yêu cầu thiết kế Dạng sóng theo miền thời gian của tín hiệu VCTRL cho thấy khối PLL có thời gian xác lập là 120 us

Hình 6.8 Kết quả mô phỏng dạng sóng trên miền thời gian của tín hiệu VCTRL khi khối PLL hoạt động tại kênh truyền hình 62

Hình 6.9 Kết quả mô phỏng dạng sóng trên miền thời gian của bốn tín hiệu dao động nội LO khi khối PLL hoạt động tại kênh truyền hình 62

Hình 6.10 Kết quả mô phỏng phổ tín hiệu VCO khi khối PLL hoạt động tại kênh truyền hình 62

Hình 6.11 Kết quả mô phỏng phổ tín hiệu LO khi khối PLL hoạt động tại kênh truyền hình 62.

KẾT QUẢ ĐO ĐẠC KHỐI TỔNG HỢP TẦN SỐ

Giới thiệu

Khối tổng hợp tần số được chế tạo, có sơ đồ khối như Hình 7.1, bao gồm các mạch chức năng như mạch tạo dao động (VCO_L và VCO_H), mạch chia tín hiệu (LOGEN), mạch chia với tỉ số chia không nguyên (Fractional Frequency Divider), mạch so pha/tần số (Phase Frequency Detector), mạch charge pump và mạch loop filter Chức năng của khối tổng hợp tần số là tạo ra tín hiệu dao động có tần số không thay đổi khi các điều kiện môi trường (nhiệt độ, điện áp nguồn cung cấp) thay đổi, nhằm tạo tín hiệu dao động nội ổn định cung cấp cho mạch trộn tần trong hệ thống chip thu cao tần

Theo thiết kế, khối tổng hợp tần số phải đáp ứng được hai yêu cầu chính: thứ nhất, tạo được tín hiệu dao động có tần số thay đổi trong khoảng 183 – 231 MHz, 479 – 807 MHz, tương ứng với khoảng dao động của mạch dao động VCO_L, VCO_H là 1900 – 3228 MHz, thứ hai, phase noise của khối tổng hợp tần số này phải nhỏ hơn giá trị -110 dBc/Hz tại tần số offset 1 MHz

Hình 7.1 Sơ đồ khối khối tổng hợp tần số được thiết kế - chế tạo

Hình 7.2 trình bày ảnh chụp khối PLL sau khi chế tạo, mạch PLL được package và bondwire thành một chip hoàn chỉnh, phục vụ cho quá trình đo kiểm Sơ đồ khối và ảnh chụp thực tế testbench đo đạc khối tổng hợp tần số (PLL) được trình bày trong Hình 7.3 PCB board dùng để kiểm tra chất lượng của khối tổng hợp tần số được kết nối với các thiết bị đo và điều khiển bao gồm: máy phân tích tín hiệu (signal analyzer) và máy vi tính (PC) Trong đó, máy phân tích tín hiệu được sử dụng để đo đạc phổ và phase noise của tín hiệu ngõ ra khối tổng hợp tần số, bên cạnh đó, nhờ vào mạch điều khiển số trong chip thu cao tần, khối PLL được điều khiển, tối ưu hoạt động thông qua các lệnh lập trình từ máy vi tính

Hình 7.2 Ảnh chụp die PLL sau khi chế tạo

(b) Hình 7.3 (a) Sơ đồ khối testbench kiểm tra hoạt động khối tổng hợp tần số

(b) Ảnh chụp thực tế testbench kiểm tra hoạt động khối tổng hợp tần số

Kết quả đo đạc

7.2.1 Kết quả đo đạc mạch dao động

Hai mạch dao động VCO_L và VCO_H thực hiện nhiệm vụ tạo ra tín hiệu dao động nằm trong khoảng 1900 – 3228 MHz Bên cạnh đó, một khoảng dự trữ tần số ±15% được thêm vào nhằm đảm bảo độ bao phủ tần số của hai mạch VCO sau quá trình chế tạo Sơ đồ nguyên lý của mạch VCO được trình bày như Hình 7.4, theo đó, tần số tín hiệu ngõ ra mạch VCO được thay đổi theo hai phương pháp:

 Thay đổi điện áp Vtune từ 0 V đến 1.2V

 Thay đổi số lượng tụ điện switched cap trong mạch VCO thông qua các lập trình từ máy vi tính

Hình 7.4 Sơ đồ nguyên lý mạch VCO_L và VCO_H

 Khoảng thay đổi tần số mạch VCO_L

Hình 7.5 Kết quả đo đạc sự thay đổi tần số ngõ ra theo điện áp Vtune ứng với 63 capbanks của mạch VCO_L

Hình 7.6 Kết quả mô phỏng sự thay đổi tần số ngõ ra theo điện áp Vtune ứng với 63 capbanks của mạch VCO_L

Kết quả đo đạc khoảng tần số thay đổi của mạch VCO_L được trình bày trong Hình 7.5, so sánh kết quả đo đạc với kết quả mô phỏng của mạch VCO_L, được trình bày trong Hình 7.6 cho thấy mạch VCO_L tạo ra tín hiệu dao động có khoảng tần số thay đổi trong khoảng 1.6 GHz đến 2.9 GHz, đáp ứng được yêu cầu thiết kế Kết quả đo đạc cho thấy tần số dao động có sai lệch thấp nhất là 20 MHz và cao nhất là 60 MHz so với kết quả mô phỏng, nguyên nhân này là do ảnh hưởng của các thành phần ký sinh và sai số trong quá trình chế tạo

Kết quả đo đạc phổ tín hiệu ngõ ra mạch VCO_L tương ứng với hai trường hợp tần số cao nhất và tần số thấp nhất được trình bày lần lượt trong các Hình 7.7 và Hình 7.8

Hình 7.7 Kết quả đo đạc phổ tín hiệu ngõ ra mạch VCO_L trong trường hợp tần số cao nhất

Hình 7.8 Kết quả đo đạc phổ tín hiệu ngõ ra mạch VCO_L trong trường hợp tần số thấp nhất

 Khoảng thay đổi tần số mạch VCO_H

Mạch VCO_H có sơ đồ nguyên lý tương tự như mạch VCO_L, được trình bày trong Hình 7.4, và phương pháp đo kiểm được thiết lập tương tự Yêu cầu thiết kế đối với mạch VCO_H là phải có khả năng tạo ra tín hiệu dao động hình sine có tần số thay đổi trong khoảng 2400 MHz đến 3228 MHz Khoảng trùng lắp 500 MHz giữa VCO_L và VCO_H được sử dụng nhằm tăng tính dự phòng sai số trong quá trình chế tạo

Hình 7.9 Kết quả đo đạc sự thay đổi tần số ngõ ra theo điện áp Vtune ứng với 63 capbanks của mạch VCO_H

Hình 7.10 Kết quả mô phỏng sự thay đổi tần số ngõ ra theo điện áp Vtune ứng với

Kết quả đo đạc khoảng tần số thay đổi của mạch VCO_H được trình bày trong Hình 7.9, so sánh kết quả đo đạc với kết quả mô phỏng của mạch VCO_H, được trình bày trong Hình 7.10, cho thấy mạch VCO_H tạo ra tín hiệu dao động có khoảng tần số thay đổi trong khoảng 2.417 GHz đến 3.88 GHz, đáp ứng được yêu cầu thiết kế

Kết quả đo đạc phổ tín hiệu ngõ ra mạch VCO_H tương ứng với hai trường hợp tần số cao nhất và tần số thấp nhất được trình bày lần lượt trong các Hình 7.11 và Hình 7.12

Hình 7.11 Kết quả đo đạc phổ tín hiệu ngõ ra mạch VCO_H trong trường hợp tần số cao nhất

Hình 7.12 Kết quả đo đạc phổ tín hiệu ngõ ra mạch VCO_H trong trường hợp tần số thấp nhất

7.2.2 Kết quả đo đạc khối tổng hợp tần số

Khối tổng hợp tần số được thiết kế nhằm tạo ra các tín hiệu dao động chuẩn có tần số đáp ứng được quy chuẩn truyền hình số Việt Nam, như trình bày trong Bảng 7.1 và phase noise của tín hiệu này phải nhỏ hơn -110 dBc/Hz tại tần số offset 1 MHz

Bảng 7.1 Bảng tần số kênh truyền hình cần đo theo tiêu chuẩn Việt Nam

Tần số trung tâm tín hiệu RF [MHz]

Các kết quả đo đạc: phổ tín hiệu ngõ ra và phase noise mạch PLL của các kênh 6, 7, 61, 62, tương ứng với các kênh truyền hình có tần số cao nhất và thấp nhất được trình bày trong phần tiếp theo của luận văn Các kết quả đo đạc đáp ứng của PLL tại các kênh truyền hình còn lại được trình bày trong Phụ lục của luận văn này

 Kết quả đo đạc PLL hoạt động ở kênh truyền hình 6

Thông số kỹ thuật Yêu cầu hệ thống Kết quả đo đạc

Phase noise @ 1MHz offset [dBc/Hz] < -110 -124.77

Hình 7.13 Kết quả đo phổ tín hiệu dao động nội PLL khi hoạt động ở kênh truyền hình 6

Hình 7.14 Phase noise PLL khi hoạt động ở kênh truyền hình 6

Hình 7.15 Kết quả đo dạng sóng Vctrl PLL khi hoạt động ở kênh truyền hình 6 Kết quả đo đạc cho thấy khối tổng hợp tần số tạo đúng tín hiệu mong muốn và phase noise thoả yêu cầu đề ra Hình 2.1 biểu diễn dạng sóng của tín hiệu Vctrl khi PLL hoạt động ở kênh truyền hình 6, theo đó, điện áp Vctrl có sự thay đổi theo thời gian và đạt được giá trị xác lập tại điện áp 560mV, tương ứng quá trình xác lập của khối PLL với thời gian xác lập của khối PLL là 175us

Hình 7.18 Kết quả đo dạng sóng Vctrl PLL khi hoạt động ở kênh truyền hình 7

Kết quả đo đạc cho thấy khối tổng hợp tần số tạo đúng tín hiệu mong muốn và phase noise thoả yêu cầu đề ra

Kết quả đo đạc cho thấy khối tổng hợp tần số đáp ứng yêu cầu đề ra

Các kết quả đo đạc đáp ứng của PLL tại các kênh truyền hình còn lại được trình bày trong phần phụ lục của báo cáo này

Kết luận

Các kết quả đo đạc được trình bày trong Mục 7.2 và Phụ lục của luận văn cho thấy khối tổng hợp tần số thiết kế đáp ứng được các yêu cầu kỹ thuật đề ra về tần số dao động và phase noise của khối Kết quả so sánh giữa thông số kỹ thuật và thông số đo đạc của khối tổng hợp tần số được trình bày trong Bảng 7.2

Bảng 7.2 Bảng tổng hợp các thông số kỹ thuật khối PLL

Thông số, yêu cầu Thông số thiết kế Thông số đo đạc

Công nghệ sử dụng 0.13um CMOS 0.13um CMOS

Tần số tín hiệu tạo ra [MHz] 183 – 231

Tần số thạch anh [MHz] 24 24

Phase noise @1MHz [dBc/Hz] < -110 -115.24

Dãy nhiệt độ hoạt động [ o C] 0  70  40  125

(kết quả mô phỏng) Điện áp cung cấp [V] 1.2 1.2