Luận văn thạc sĩ Kỹ thuật viễn thông: Nghiên cứu và thiết kế vi mạch chuyển đổi tín hiệu tương tự sang số dạng Sigma Delta trong chip thu phát tín hiệu Sub-GHZ

Ký hiệu Y nghĩaXA Sigma deltaA Mức lượng tử SAL Công suất nhiễu lượng tử trong mach sigma delta bậc L trong Fig x hur peta băng tân tín hiệu Pine Công suất tin hiệu ngõ vào Agine Biên độ

TRUONG DAI HOC BACH KHOA

TRAN NHAT HOAI BAO

NGHIEN CUU VA THIET KE VI MACHCHUYEN DOI TIN HIEU TUONG TU SANG SO DANGSIGMA DELTA TRONG CHIP THU PHAT TIN HIEU SUB-GHZ

Chuyên ngành: KỸ THUẬT VIÊN THONGMã số: 60.52.02.08

LUẬN VĂN THẠC SĨ

TP HO CHI MINH, tháng 06 năm 2019

Cán bộ hướng dẫn khoa học: TS Huỳnh Phú Minh Cường -¿- eee

Luận văn thạc sĩ được bảo vệ tai Trường Đại hoc Bách Khoa, DHQG TP.HCM vàongày 17 thang 07 năm 2019.

Thành phan Hội đồng đánh giá luận văn thạc sĩ gồm:

1 PGS TS Đỗ Hồng Tuân (Chủ tịch) - - c3 x S2 E1 E3 E1 1151112111181 Erreh

2 PGS TS Ha Hoàng Kha (Thư ký) - ccc 2c 2n 221112121111 111 111111111111 1 1111k re

3 GS TS Lê Tiến Thường (Phản biện l) ¿21x28 SE EEEEEEE SE EEEEEEEEkrkskrrrke

4 TS Mai Linh (Phản biện 2) 1 SE 1151111211111 1111111111211 ptrrg

5 PGS TS Pham Hong Liên (Ủy viên) - ¿+ + tt E1 1211155121118 tt grưn

Xác nhận của Chủ tịch Hội đồng đánh giá luận văn thạc sĩ và Trưởng Khoa quản lý

chuyên ngành sau khi luận văn đã được sửa chữa (nêu có).

CHỦ TỊCH HỘI DONG TRƯỞNG KHOA ĐIỆN - ĐIỆN TỬ

PGS TS Đỗ Hồng Tuấn PGS TS Đỗ Hồng Tuấn

TRƯỜNG ĐẠI HỌC BÁCH KHOA Độc lập — Tự do — Hạnh phúc

NHIỆM VỤ LUẬN VĂN THẠC SĨHọ tên học viên: TRAN NHẬT HOAI BAO MSHV: 1770066Ngày, tháng, năm sinh: 12/04/1993 Nơi sinh: Thừa Thiên HuếChuyên ngành: Kỹ thuật Viễn Thông Mã số: 60520208

L TÊN ĐÈ TÀI: NGHIÊN CỨU VA THIET KE VI MẠCH CHUYỂN DOI TÍN HIEUTƯƠNG TU SANG SO DANG SIGMA DELTA TRONG CHIP THU PHAT TÍN HIEU

SUB-GHZ.

II NHIEM VU VÀ NOI DUNG:

e Tim hiéu tong quan khôi chuyén đổi tín hiệu tương tự sang số (ADC) ứng dung trong

chip thu phát tín hiệu Sub-GHz.

e Nghiên cứu và đề xuất câu trúc khối sigma delta ADC (bao gồm mạch điều chế sigmadelta và mạch lọc giảm mẫu dạng sô)

e _ Thiết kế sơ đô nguyên ly và layout khôi sigma delta ADC có độ phân giải 12 bit.Kết quả đạt được: Bản layout và kết quả mô phỏng sau layout khối sigma delta ADC (yêucầu độ phân giải 12 bit, tỷ số bit hiệu dụng lớn hơn 11.5 bit và SNR lớn hơn 71 dB)

II Ngày giao nhiệm vụ: 15/01/2018Ill Ngày hoàn thành nhiệm vụ: 24/06/2019

IV Cán bộ hướng dẫn: TS HUỲNH PHÚ MINH CƯỜNG

TP.HCM, ngày 24 tháng 06 năm 2019

CÁN BỘ HƯỚNG DAN CHỦ NHIỆM BỘ MÔN ĐÀO TẠO

TS Huỳnh Phú Minh Cường PGS TS Hà Hoàng Kha

TRƯỞNG KHOA ĐIỆN - ĐIỆN TỬ

PGS TS Đỗ Hồng Tuấn

Với lòng biết ơn sâu sac của minh, em xin chân thành cảm on Thay TS HuynhPhú Minh Cường đã hướng dẫn và giúp đỡ em trong quá trình học tập, nghiên cứu và

thực hiện luận văn.

Em xin chân thành cảm ơn quý Thây Cô trong bộ môn Viễn Thông trường Đại họcBách Khoa Hồ Chí Minh đã nhiệt tình giảng dạy va truyén đạt kiến thức quý bau déem có thể hoàn thành tốt các môn học trong chương trình đào tạo

Em xin cảm ơn sự giúp đỡ của các anh trong phòng thí nghiệm RFICS đã chia sẻ

kinh nghiệm và động viên, khích lệ dé em có thé hoàn thành luận văn này.Cảm ơn gia đình và những người bạn luôn sát cánh và đồng hành cùng tôi trongsuốt khoảng thời gian học tập và nghiên cứu vừa qua

Tp Hồ Chí Minh, ngày 24 tháng 06 năm 2019

Học viên thực hiện

Trần Nhật Hoài Bảo

Trong câu trúc chip thu phát tín hiệu Sub-GHz dự kiến thực hiện, khối chuyên đổitín hiệu tương tự sang số có nhiệm vụ là chuyển đồi tín hiệu tương tự trung tần thànhtín hiệu số Khối ADC dang sigma delta được sử dụng trong các hệ thống thu phát tínhiệu do có độ phân giải và độ chính xác cao bên cạnh hiệu suất chuyển đồi năng lượngtot.

Trong dé tài nay, khối chuyền đổi ADC dang sigma delta được thiết kế với độ phângiải tuyệt đối 12 bit Tín hiệu vi sai ngõ vào ADC có tan số trung tâm là 500 KHz vàbăng thông yêu câu là 500 KHz Biên độ tín hiệu vi sai lớn nhất là 750 mV KhốiADC đã thiết kế bao gồm mạch điều chế sigma delta bậc 3 — 1 bit lượng tử và machlọc giảm mẫu

Mạch điều chế sử dụng điện áp 3.3 V và tiêu thụ công suất là 33 mW Mạch điềuchế dat tỷ số bit hiệu dung là 12.12 bit, tỷ số tín hiệu trên nhiễu đạt 74.76 dB va nănglượng chuyền đổi bit xấp xỉ 77.23 fJ/conv

Mạch lọc giảm mẫu là thiết kế vi mạch số sử dụng điện áp 1.2 V và tiêu thụ côngsuất nhỏ hơn 0.1 mW Mach lọc giảm mẫu có tan số cat 750 KHz, độ suy hao ngoàibăng lớn hon 60 dB và độ gon sóng nhỏ hơn 0.5 dB Tốc độ dit liệu ngõ ra khối ADCcó thé điều chỉnh 6 Msps hoặc 12 Msps

Khối sigma delta ADC được thiết kế theo quy trình thiết kế vi mạch tương tự - sốsử dụng các phần mém thiết kế của Cadence và Synopsys, dua trên công nghệ CMOS

130nm với diện tích 700um x 550um.

In the Sub-GHz transceiver, the Analog to Digital Converter (ADC) is responsiblefor converting the analog signal to a digital signal The sigma-delta ADC is often usedin signal transceiver systems due to high resolution, high accuracy, and high energyefficiency.

The thesis presents a sigma delta ADC with a 12-bit resolution The ADC convertsthe differential input signal with a maximum amplitude of 750 mV into digital data.The input signal has an intermediate frequency of 500 KHz with 500 KHz bandwidth.

The sigma delta ADC consists of two main blocks: 3TM order 1-bit sigma-delta

modulator (analog domain) and the decimation filter (digital domain).The sigma delta modulator employs an oversampling ratio of 64 with a clock rateof 96 MHz and achieves an effective number of bits (ENOB) of 12.12 bit or a signalto noise ratio (SNR) of 74.76 dB Supplied from a standard 3.3 V power supply, themodulator consumes a total power consumption of approximate 33 mW This resultsin a figure of merit (FoM) of about 77.23 fJ per conversion.

The digital decimation filter was implemented using standard cells in a 130 nmCMOS technology and consumes lower 0.1 mW power from the 1.2 V supply Thedigital filter achieves a cut-off frequency of 750 KHz, and provides higher than 60dB of attenuation in the stop band The digital decimation filter can decimate the highrate modulator output (96 MHz) to provide output data at a 12 Msps or 6 Msps samplerate.

The sigma-delta ADC is implemented by using Cadence and Synopsys tools in130 nm CMOS technology and occupies an active area of 700um x 550um.

Tôi xin cam đoan rằng luận văn này là sản phẩm do chính bản thân tôi thực hiện,không có sự chỉnh sửa hay sao chép kết quả trong bat kỳ tài liệu hay bài báo nào đãcông bố trước đây Tôi xin hoàn toàn chịu trách nhiệm với những lời cam đoan nói

trên.

Tp Hồ Chí Minh, ngày 24 tháng 06 năm 2019

Học viên thực hiện

Trần Nhật Hoài Bảo

098099090) ÔÔỎ i

TOM TAT DE TAL cccccscsssessscsssccssscssscescesssessscssccssssssscssecesssesecsssceesssssseeeeseseess ii

“y0: (0u Ô iii

1 0) OF Wy 0 30) Vy iv

DANH MỤC HINH VẾ 0G 5< s91 S9 Sư 9 3 9 9 5 99 5e ix

DANH MỤC BANG BIIỀU - 2< 5° 9S S29 SE 529 3 9552 9 sex xiii

DANH MUC VIET “T ÁTT 5-5 ©5999 x9 cư 3v 0s se XV

DANH MỤC KY HIIỆU - 2 5 << 5 S6 SE E5 SE 5S e9 s2 xvi

CHƯƠNG 1 GIỚI THIEU DE 'TÀ Ì 5-5 << <5 5 S2 se s s9 se 1

1.1 Tính cấp thiết của luận VAI ccccccceccceceecececesesesvevececeeeseesevsveveveveesesetesenes |

1.2 Mục tiêu của luận văn - c cece cccecceucceueceuscecacereceuseeuseauecenseeaneenes 31.3 Nhiệm vụ của luận văn - cc CC TS HY SH KH TK kh kh nh cu 31.4 Phương pháp nghiên cứu - 2 2222212111311 111111111 1111111111111 1 1k 41.5 Tình hình nghiên cứu trong và ngoài nước 222cc ‡‡sxessssss 41.6 Đóng góp của luận văn - - c 2222122111111 151 1111111511155 111 11111111 reg 6

1.7 Bố cục của luận văn - 1 TS ng H1 STHnT S11 ST Hn TT 1111k TH nhe 6

CHUONG 2 NGHIEN CUU KHOI CHUYEN DOI TIN HIEU TUONG TU `9.) (0030 -ỔẲẮ 8

-2.1 Khao sat cac dang mach chuyén đồi tin hiệu tương tự - SO ooccccccccccceteseeseseseees 8

2.1.1 Giới thiệu chung về ADC oo cccccecccccccscscesecescececececcescseevsceseceveseevevecereren 8

2.1.1.1 Flash ADC cccccccccccnencne cee ceeeeenseeeeesceeeeeeaeeeeeseeesesseeessenseaaees 92.1.1.2 SAR ADC ccc ce ences cee ceeeeeneeeeeseeeesaeseeeeeeeeeseseeeeeeeesaaaes 10“801 xi2 (009 10

2.1.2 Các thông số cơ bản của mạch chuyển đổi tín hiệu tương tự - SỐ lãi

2.1.3 Biểu đồ so sánh thông số của các dạng ADC -c- sec, 12

2.2 Mạch chuyền đổi tín hiệu tương tự sang số dạng >A — TA ADC 15

2.2.1 ADC sử dụng tan số lay mẫu băng tần số Nyquist - s55: 15

2.2.2 Phương pháp quá lây mẫu và định dạng nhiễu trong YA ADC 17

2.2.2.1 Phương pháp quá lấy mẫu SE E1EEEEE 1E 1111511111111 ceeg 182.2.2.2 Phương pháp quá lay mau kết hợp định dang nhiễu trong EA ADC 192.3 Một số nghiên cứu vi mạch chuyền đổi tín hiệu tương tự - số dang XA 21

2.3.1 Nghiên cứu mach YA ADC 12 bit của nhóm tác gia Gerhard Mitteregger

2.3.2 Nghiên cứu mach YA ADC 12 bit của tác gia M.Straayer và M.Perott 22

2.3.3 Thống kê các nghiên cứu và sản phẩm thương mạii :-5-5- 23

2.4 Tổng kết chương S21 1111111111111 1221111110111 1E H11 1g 24

CHƯƠNG 3 DE XUẤT CẤU TRÚC MACH ZA ADC 2 5-55 25

3.1 Dé xuất thiết kế mạch điều chế XA - 5 SE 2111121111151 25

3.1.1 Mạch điều chế ĐA bậc cao Sa TH 1111551131151 155 15511 tr eki 25

3.1.2 Các yếu tố ảnh hưởng đến chất lượng mạch điều chế XA - 28

3.1.3 Dé xuất thông số thiết kế mạch điều chế XA -2 csscx s22 31

3.1.3.1 Số bit lượng tửỬ -c x21 E1 11115 E1 HH Hàn 313.1.3.2 Tỷ số quá lây mẫu và số bậc mạch điều chế - + +sss x2 313.1.3.3 Lựa chọn các hệ sỐ 1 1 1T E111 112121212 1 1n Hai 323.1.4 Mô phỏng hệ thống mạch điều chế EA trên Simulink/Matlab 36

3.2 Đề xuất thiết kế bộ lọc giảm mẫi 2 St n SE SE E21 EEEEEEEEEErkrt ru 38

3.3 Tổng kết chương + c2 S11 E11111111E11111511111111 101 11112111110 tx tre 39

4.1 Thiết kế mạch điều chế ZA A + SeSSn S211 531 1115315315511 1 1551151511111 rxe 40

4.1.1 Thiết kế mạch khuếch đại vi sai 22 Sa TS S3 5315315811511 E5E5 xxx 40

4.1.2 Thiết kế mạch đóng ngắt và mạch chuyền đổi tín hiệu số - tương tự DAC

¬— cece een EG EEE EE ELLA GEE EE EOEEL GAGES EE EOE EA GAG GEE SEES CELA LAG EEE EES CEA EAGGEEEEeed OE ctaaGEGEeeeE eds 42

4.1.3 Thiết kế mạch lượng tite ccc cceeccccecscseesscescscsesceceseseseevesevsseveeeeveseneren 45

4.1.4 Thiết kế mach tạo xung clock 2 pha không chồng lấp - -: 46

4.1.5 Thiết kế các khối tích phân cho mạch điều chế SA bậc 3 - 48

4.1.5.1 Khối tích phân thứ nhất trong mạch điều chế ĐA bậc 3 50

4.1.5.2 Khối tích phân thứ hai trong mạch điều chế DA bậc 3 51

4.1.5.3 Khối tích phân thứ ba trong mạch điều chế DA bậc 3 524.1.6 Thiết kế mach điều chế LA bậc 3 oe ceeececc ees tesectesteeseeeeeeeesseeseeseeeeeeeee 54

4.2 Thiết kế bộ lọc giảm MAU + 2 11x11 SE SE K1 1111111211111 8E prrki 55

4.2.1 Thiết kế mạch đồng bộ tín hiệu ngõ vào 22c ssssse2 55

4.2.2 Thiết kế mach giải Imã ¿5+ + 1E SE E311 1111511115E1E1115111x 111111 te Đ 56

4.2.3 Thiết kế bộ lọc CÍC :: :22¿+22122E22112212112221121111121111 11 1 re 56

4.2.4 Thiết kế bộ lọc FIR -: 52-5222 22212E2211222112211112112112111 2111 te 62

4.2.5 Thiết kế bộ lọc giảm mẫu - S211 111123 8215251215111 ket 63

4.3 Mạch chuyển đồi tín hiệu tương tự - số ang >~A - ccccSSS2 64

4.4 Tổng kết chương - S211 1111111151111 1211111110111 E8 g1 ng 64

CHƯƠNG 5 KET QUA MO PHỎÒNG 5-5 5s 5s se eesrserserserserseee 665.1 Kết quả mô phỏng mạch điều chế XA - i2 2 2+ S323 EEEEEESEEErErrsrke 66

5.1.1 Kết qua mô phỏng môi trường lý tuONg eee ceccceseeeseseeeceeeeeeeeeeeees 66

5.1.2 Kết quả mô phỏng PVT oui ccccccccecccccsescesessecesevesesesescevevesesestevseseseseees 69

5.1.3 Kết quả mô phỏng post-layout 0.cccccccccccecccesescseeceeceeeceveceveveseeeevseeeeees 7]

5.2.1 Kết quả mô phỏng mach lọc CÍC ¿+ +k+x+E EE£EEE+E+EEeEeEerrkerekred 74

5.2.2 Kết quả mô phỏng mạch loc CIC kết hợp mach lọc FIR - 74

5.2.2.1 Mô phỏng mach lọc FTR - 2222 1121121111311 11xEExk2 73

5.2.2.2 Mô phỏng kết hợp mach loc CIC va FIR :- ¿+ zcscz+z+xzxe: 755.3 Kết quả mô phỏng mạch TA ADC - ¿t2 1E 2E E13 EEEEEEEEEEErkrkekrees 77

5.4 So sánh với các nghiên cứu, san phẩm thương mai khác 5: 79

5.5 Tổng kết chương . - c- csEx kề 1111211511111 1111115111 111111111118 E HH ng 81

KET LUẬN VA HUONG PHAT TRIEN DE TÀ [ 5 << << =e<2 83

nn ằ 83

IL Hướng phát triển dé tải - 5 S111 E111 E1112111 2121 81810111118 Hyu 83

TÀI LIEU THAM IKHẢOO 5 5< 5 S2 5 29 E9 S2 5 4 5 E5 e£S+ ses 84

PHAN LY LICH TRÍCH NGANG 2< 5 << s52 9 SE 9 e9 xe sea 85

PHU LUC Í o5 5G G5 G 5555 999 9 9 99999 0 09.0 0.00 0000090040060 66 86

Hình 1.1 Các ứng dụng được sử dụng khi xây dựng thành phố thông minh [1] 1Hình 1.2 Cau trúc khối thu của chip thu phát cao tần Sub-GHZ - 2Hình 1.3 Thống kê các bài báo về 4 loại ADC điển hình theo thời gian từ nguồn [2]

¬— eee e need LEE EE ee EEE G AGES EE ESEEGAGEEEEESEEEGGGEEEE ESSE E LAG GEES Ee cEAAG GHEE Efe cEOtaG GEE Ee feta naaGEeeeeeeneaa® 5

Hình 1.4 Thống kê các nghiên cứu trong giai đoạn trước 2018 va giai đoạn

Hình 1.5 Một số công ty thiết kế vi mach tại các thành phố lớn -5¿ 5Hình 2.1 Quá trình chuyển đổi tín hiệu tương tự sang số 5c sec 8Hình 2.2 Cau trúc cơ ban của mach chuyền đổi flash ADC c.cecceceeeeeeeeeeee eee 9Hình 2.3 Cau trúc kinh điển của mach chuyển đôi SAR ADC - 5s: 9Hình 2.4 Cau trúc mach pipelined ADC - + tt E21 1511111111111 1xx 10Hình 2.5 Sơ đồ khối mạch sigma delta ADC - ¿+ 2 SE x2EESEEEEEzEEErErreree 11Hình 2.6 Mối quan hệ giữa công suất tiêu thụ va độ phân giải của các mach ADC13Hình 2.7 Hiệu suất chuyển đổi bit của từng mach ADC -cccccscssscs2 15Hình 2.8 Mối liên hệ giữa công suất tiêu thụ va tân số lay mẫu của các mach ADC

Leek 14

Hình 2.9 Quá trình chuyển đổi tín hiệu tương tự - SỐ - Sex cszzxrs2 15Hình 2.10 Phổ tín hiệu ngõ ra ADC có tần số lây mẫu là tần số Nyquist 16Hình 2.11 Cau trúc ADC sử dung phương pháp quá lây mẫu - 5: 17Hình 2.12 Phổ tín hiệu ngõ ra ADC sử dụng phương pháp quá lây mẫu 18Hình 2.13 So dé khối cơ ban mạch chuyền đổi tin hiệu tương tự - số dang XA 19Hình 2.14 Phố tín hiệu ngõ ra ADC sử dụng kết hợp phương pháp quá lây mẫu vàđịnh dạng nhiẾU (1 1E 1111151511 E1E1 1111111811111 12 11 E HH HH HH nàng 20Hình 3.1 a Câu trúc mạch điều chế bậc 1; b Câu trúc mạch điều chế bậc 2 và c Cầutrúc mạch điều chế Sigma delta bậc L - 2 211113111 11111 1111111111111 1x%5 25Hình 3.2 Định dạng nhiều lượng tử thay đổi theo số bậc mạch điều chế ĐA [15] 26Hình 3.3 Anh hưởng của số bậc mach điều chế 1 bit lên thông số SNR và ENOB 27Hình 3.4 Cau trúc mạch điều chế bậc L dạng CIFB [16] ¿2 5s xcs+xcsc: 28Hình 3.5 Đáp ứng của hàm truyền nhiễu khi thay đổi bộ hệ số (ai, bí, ci) 30

Hình 3.7 Mối liên hệ giữa OSR, L va SNR trong thiết kế mạch 32

Hình 3.8 a Mô hình tối giản sử dụng hệ số (ki); b Nguyên tắc chuyển đổi hệ số vàc Câu trúc mạch điều chế sử dụng các hệ SỐ (đi, Di, CỈ) à.S c1 2 nà 33Hình 3.9 So sánh đáp ứng của bộ loc Chebyshev và hàm truyền nhiễu [14] 34

Hình 3.10 a Ngõ ra các khối tích phân trong mô hình tối giản và b Ngõ ra các khốitích phân trong cau trúc đề xuất + 1 1S k1 21 E111 11111111115 E711E1511EEEEkErtkg 35Hình 3.11 Mô phỏng hàm truyền nhiễu của cấu trúc đã dé xuắt - 36

Hình 3.12 Cau trúc mô phỏng Simulink/Matlab mạch điều chế sigma delta 36

Hình 3.13 a Tín hiệu ngõ vào, b Tín hiệu ngõ ra mạch điêu chê và c Tín hiệu ngõHình 3.14 Mật độ phổ công suất chuỗi bit ngõ ra mạch điều chế sigma delta 38

Hình 4.1 Thiết kế mạch khuếch dai vi sai 2 tang dùng phương pháp bù Miller 40

Hình 4.2 Layout của mạch khuếch đại vi sai hai tang 5c ee ccscss2 4]Hình 4.3 Mô phỏng độ lợi va pha mach khuếch đại vi sai khối tích phân 1 41

Hình 4.4 Mô phỏng độ lợi và pha mạch khuếch đại vi sai khối tích phân thứ 2 va thứ—ẰẰằẰằ Šằ 42

Hình 4.5 a Mach đóng ngắt cau trúc TG và b Layout mach đóng ngắt 43

Hình 4.6 Mô phỏng đáp ứng thời gian mach đóng ngắt TG -«¿ 43

Hình 4.7 a Mach DAC | bit và b Layout mach DAC 1 bịt 44

Hình 4.8 Mô phỏng dap ứng thời gian mach DAC 1 bịt - ees 44Hình 4.9 a Thiết kế mach so sánh và b Thiết kế mach D-FlipFlop 45

Hình 4.10 Layout mạch lượng tử 1 ĐI( - 2c 5 22c 22c 2222213555555 x55 xe: 45Hình 4.11 Mô phỏng đáp ứng thời gian mạch lượng tử 1 bịt - 46

Hình 4.12 a Thiết kế mach tạo xung clock 2 pha và b Tín hiệu xung clock 46

Hình 4.13 Layout mạch tạo xung clock 2 pha, không chồng lấp 47

Hình 4.14 Mô phỏng các tín hiệu tạo bởi mạch tạo xung clock - 47

Hình 4.15 Độ trễ giữa các tín hiệu xung clock 5: 2c 2s csxcszscszxrerevee 48Hình 4.16 a Câu trúc SC integrator; b Mô tả giai đoạn 1 cầu tric SC integrator vac Mô tả giai đoạn 2 cau trúc SC inf€BTAfOT + 2s c SE SE E111 1512 tre 48

lây hiệu hai tín hiệu - 5: + 111315151 E1112111511211 15111011111 11110151 1111 E ph 49

Hình 4.18 Thiết kế so đỗ nguyên lý và layout mạch tích phân thứ nhất 51

Hình 4.19 Thiết kế so đỗ nguyên lý va layout mạch tích phân thứ hai 53

Hình 4.20 Thiết kế so dé nguyên lý và mach tích phân thứ ba - 54

Hình 4.21 Sơ đỗ nguyên lý mạch điều chế sigma delta bậc 3 — 1 bit lượng tử 54

Hình 4.22 Layout mach điều chế sigma delta bậc 3 - eee c2 54Hình 4.23 Sơ đồ khối bộ loc giảm MAUL cece ccceccsesceceeecesecesesesesseseeeveseeteveveeess 55Hình 4.24 a Câu trúc mạch đồng bộ tín hiệu sử dụng 3 D-FlipFlop và b Mạch giảimã sử dụng bộ \MŨXX - - c2 222221022 220111 21 11115 11118 11111 n HE knknnnnnknnn kh 55Hình 4.25 Cau trúc mach loc giảm mẫu CIC c.c.ccceecccceseseseeeesesesesesesesesveseeeen 56Hình 4.26 Đáp ứng tan số của mạch lọc giảm mẫu C]C -c-cec+szs+szs2 57Hình 4.27 Đáp ứng tan số bộ lọc giảm mẫu CIC trong khoảng [0-3.2 MHz] 57

Hình 4.28 Sơ đồ khối chi tiết bộ lọc CIC thiết kế theo phương pháp Hogenauer 58

Hình 4.29 Cau trúc mạch đếm tạo tín hiệu enable khối vi phân 61

Hình 4.30 Thiết kế mach lọc giảm mẫu CÍC - ¿2 S2 + S323 EEEEEEESEEErErkrsrke 61Hình 4.31 Mô phỏng đáp ứng bộ lọc thông thấp FIR oo cece eceeecseeeeees 62Hình 4.32 Thiết kế bộ lọc thông thấp FIR + + 1S 3211121 EEEEEEEEEEEEEEErkrees 63Hình 4.33 Layout mạch lọc giảm mẫu đã kiểm tra DRC — ERC — LVS 63

Hình 4.34 Layout mạch chuyền đổi tín hiệu tương tự sang số dang sigma đelta 64

Hình 5.1 Chuỗi bit ngõ ra mạch điều chế khi tần số ngõ vào là 250 KHz 66

Hình 5.2 Chuỗi bit ngõ ra mach điều chế khi tần số ngõ vào là 500 KHz 66

Hình 5.3 Chuỗi bit ngõ ra mach điều chế khi tần số ngõ vào là 750 KHz 66

Hình 5.4 Phân tích FFT mach điều chế khi tan số ngõ vao là 250 KHz 67

Hình 5.5 Phân tích FFT mạch điều chế khi tan số ngõ vao là 500 KHz 67

Hình 5.6 Phân tích FFT mạch điều chế khi tan số ngõ vào là 750 KHz 68

Hình 5.7 Phân tích FFT mạch điều chế, tần số ngõ vào 250 KHz — mô phỏng PVTLeek 70

Hình 5.8 Phân tích FFT mạch điều chế, tần số ngõ vào 500 KHz — mô phỏng PVTLeek 70

Hình 5.15 Dap ứng thời gian mạch lọc FIR - - cece 2522 veccxeessesss 75

Hình 5.16 Đáp ứng tan số của mạch lọc FIR đã thiết kế - 5c seccszss2 75Hình 5.17 Đáp ứng tan số của bộ lọc kết hợp CIC và FIR -ccscscszce2 76Hình 5.18 Testbench mô phỏng mạch sigma delta ADC đã thiết kế 77

Hình 5.19 Tin hiệu ngõ vào và tín hiệu ngõ ra mạch loc CFIR - - - - 77

Hình 5.20 Mô phỏng tín hiệu ngõ vào 1 tần sỐ - 5 S22 221tr 78Hình 5.21 Mô phỏng tin hiệu ngõ vào 2 tan số - 1 St E2 tr 79Hình 5.22 Vị trí mach sigma delta ADC đã thiết kế với các nghiên cứu về ADC 81

Bang 1.1.Bang 2.1.Bang 2.2.Bang 2.3.Bang 2.4.Bang 2.5.Bang 3.1.Bang 3.2.Bang 3.3.Bang 4.1.Bang 4.2.Bang 4.3.Bang 4.4.Bang 4.5.Bang 4.6.Bang 5.1.Bang 5.2.Bang 5.3.Bang 5.4.Bang 5.5.Bang 5.6.

Yêu câu thiết kế mach ADC từ chip thu phat tin hiệu Sub-GHz 3

Thống kê các tiêu chí đánh giá các mach ADC -¿-c+scscsczxss2 15Ty số SNR phụ thuộc vào phương pháp thiết kế :-¿cscsxss2 21Thông số thiết kế mach sigma delta ADC [8] 7-5 55 5c2£szzxsx2 22Thông số thiết kế mach sigma delta ADC [9] 7-5 2c ss+s£zzzxsx2 23Thống kê các nghiên cứu và sản phẩm thương mại về chip ADC 12 bit.23Các thông số sử dung dé mô phỏng Similink/Matlab 5-5 552 32Thông số mô phỏng Simulink - 5s + kx+EEE‡E£EEE£E+EeEEEEerrrerekeed 37Đề xuất thiết kế bộ lọc giảm mẫẫu ¿+ SE EềEEEEEEE2EEEEEEEErkerekeed 39Gia tri các tụ điện sử dụng cho mạch tích phân thứ nhất sec, S1Gia tri các tụ điện su dụng cho mạch tích phân thứ haIi 52

Gia tri các tụ điện su dung cho mach tích phân thứ ba 53

Gia tri ngõ vào và ngõ ra tương ứng mach gia mã - 56

Số lượng bit bị cat giảm theo phương pháp Hogenauer - 60

Thông số thiết kế của bộ lọc giảm mẫu CIC -¿ 5 2xx czzszezsx2 62Các thông số của mạch điều chế EA thiết kế - 525 2xx czzzzezsx2 68Kết quả mô phỏng PVT của mach điều chế DA cceeeeeeeseeeeeeee 7]Các thông số của mạch điều chế XA thiết kế mô phỏng post-layout 73So sánh kết quả mô phỏng và yêu cau thiết kẾ + 2c s xxx: 75So sánh kết quả mô phỏng và yêu cau thiết kẾ + 2c s xxx: 76So sánh ADC đã thiết kế với các nghiên cứu khác s55: 79

Viết tắt Nghĩa tiếng Anh Nghĩa tiếng ViệtloT Internet of Thing Kết nối van vậtADC Analog to Digital Converter ñ chuyên đội tương tự sangLNA Low Noise Amplifier Mach khuéch dai nhiéu thapRF Radio Frequency Tin hiéu cao tan

IF Intermediated Frequency Tin hiéu trung tan

PLL Phase Locked Loop Vong khoa phaVGA Variable Gain Amplifier Mach Khuech đại có độ lợi

thay đôi đượcXA -ADC Sigma Delta ADC Be chuyên đổi tương tự sang

sô dạng vi-tích phân

SAR ADC Successive Approximation Bộ chuyển đôi tương tự sang

Register ADC sô thanh ghi xap xi liên tiêpIC Integrated Circuit Mach tich hop

LSB Least Significant Bit Bit trọng số nhỏ nhấtMSB Most Significant Bit Bit trọng số lớn nhất

Complementary Metal Oxide Céng nghé ché tao transistorCMOS Semiconductor kiểu kim loại — oxit — ban danENOB Effective Number of Bits Ty số bit hiệu dụng

SNR Signal to Noise Ratio Ty s6 tin hiéu trén nhiéuSFDR Spurious free Dynamic Range Dai động không nhiễuFoM Figure of Merit Hệ số sử dung năng lươngRSS Root Sum Square Giá tri tong bình phươngRMS Root Mean Square Gia tri trung bình bình phương

SDM XA Modulator Mạch điều chế SASTF Signal Transfer Function Ham truyén tin hiéu

DAC Digital to Analog Converter Bộ chuyền đổi số sang tương tựOSR Oversampling Ratio Ty số quá lay mẫu

FFT Fourier Fast Transform Phép biến đổi Fourier nhanh

Institute of Electrical andIEEE Hiệp hội kĩ sư điện điện tử

Electronics Engineers

DFF Delay Flip-Flop Mach FlipFlop tréCIC Cascaded Integrator - Comb Bộ lọc ha tôc (giảm mẫu)

" Bộ lọc có đáp ứng xung hữuFIR Finite Impulse Response

hanUVM Universal Verification Phuong phap kiém tra thiét ké

Methodology số tong quát

Ảnh hưởng process — điện áp —

PVT Process — Voltage — Temperature

nhiệt độ

PSD Power Spectrum Density Mật độ phổ công suấtLDO Low Dropout voltage regulator Mạch nguồn 6n địnhDSP Digital Signal Processing Xử ly số tín hiệu

Ký hiệu Y nghĩa

XA Sigma deltaA Mức lượng tử

SAL Công suất nhiễu lượng tử trong mach sigma delta bậc L trong

Fig x hur peta

băng tân tín hiệu

Pine Công suất tin hiệu ngõ vào

Agine Biên độ tín hiệu ngõ vào

SNHgA¿ Tỷ số tín hiệu trên nhiễu mạch điều chế sigma delta bậc 1

Ty số tín hiệu trên nhiễu mach điều chế sigma delta bậc 1 tinhSNR 54,1108

theo dB

SNH;a,, Tỷ số tín hiệu trên nhiễu mạch điều chế sigma delta bậc L

Ty số tín hiệu trên nhiễu mạch điều chế sigma delta bậc L tinhSNR 54 Lap

fs Tân số lay mẫu

f, Băng thông tín hiệu ngõ vào

Fs Tân số lây mẫu bang tần số Nyquist của tín hiệu

Ves Dién ap toan thang

B Số bit lượng tử

Bin Độ rộng dữ liệu ngõ vào CIC

Bour Độ rộng dữ liệu ngõ ra CIC

CHUONG 1 GIOI THIEU DE TAI1.1 Tinh cấp thiết của luận van

Sự hình thành và phát triển của cuộc cách mạng công nghiệp 4.0 với các thànhphan chính là hệ thống điều khiến vật ly, mạng kết nối vạn vật IoT chính là kết quảcủa sự phát triển các thiết bị thông minh có khả năng kết nối không dây Chip thuphát tín hiệu Sub-GHz ứng dụng thu thấp dit liệu và truyền dé liệu được triển khaithực hiện trong các thành phố thông minh như đo lường thông minh, chiếu sáng thông

minh, giám sát môi trường

Internet of ThingsOpen Data Smart Agriculture

Smart Health ® Smart Energy

© Smart Government@ gio

my

Hình 1.1 Các ứng dụng được sử dung khi xây dung thành phố thông minh [1]Thiết kế vi mạch nói chung và thiết kế vi mạch thu phát tín hiệu cao tần Sub-GHznói riêng tại nhiều quốc gia đã phát triển mạnh mẽ trong nhiều năm qua Nhiều côngtrình nghiên cứu thiết kế chip thu phát tín hiệu Sub-GHz đã được nhiều nhóm nghiêncứu, thực hiện, chế tạo và cho ra các sản phẩm thực tế

Cau trúc cơ bản của khối thu trong chip thu phát Sub-GHz được trình bay tronghình 1.2 Cau trúc khối thu sử dụng là câu trúc máy thu đổi tần một lần về tan số trungtân khác không (low-IF direct conversion architecture) Tín hiệu RF từ anten đượckhuếch đại bởi mạch khuếch đại nhiễu thấp Low-Noise Amplifier — LNA - trước khiđược chuyền đổi sang dang tín hiệu vi sai nhờ mạch balun tích hợp bên trong chip

Viéc su dung câu hình mach khuếch dai đơn cực ngõ vào và thực hiện chuyển đôisang dạng tín hiệu vi sai bên trong giúp tối giảm số lượng linh kiện thụ động dùngbên ngoài chip ma vẫn đảm bảo chat lượng tín hiệu được khuếch đại và xử lý bêntrong LNA được thiết kế có hệ số nhiễu thấp và có độ lợi thay đối để đáp ứng cácđiều kiện công suất khác nhau của tín hiệu RF đi đến khối thu.

OS _ ANALOG PART | _ DIGITAL PART |

| : LNA Gain Switch: | Bandwidth choice

\| So & TIA J/Ƒ in

| RFin - oT os ; i) | - Demodulation FSK/OOK | '

! “fq caL] x : | ADC -+—> - Digital RSSI

@ RC CAL ; | Filter Calibration

“+ IQ Phase and Amplitude

Hình 1.2 Cau trúc khối thu của chip thu phát cao tan Sub-GHzTín hiệu RF vi sai ngõ ra cua balun được đổi tan xuống tại bộ trộn tần QuadratureMixer Ngõ ra bộ trộn tân là tín hiệu IQ vuông pha có tan số trung tan IF, tín hiệu naytiếp tục được lọc thành phần tần số cao tại khối Analog Filter và khuéch dai trung tantại khối Variable Gain Amplifier (VGA) Cac mach chức nang từ LNA, Balun, Mixer,Filter đến VGA tạo thành khối thu cao tan RX Front-End (RXFE) của chip thu phátthiết kế Tín hiệu trung tần ngõ ra VGA được lây mẫu và chuyển đổi sang miễn sốbằng mạch chuyển đôi ADC Tín hiệu số sau ADC được giải mã FSK và OOK tạikhối giải mã số Digital Demodulator, sau đó được đệm và gửi về MCU thông quagiao tiếp số SPI

Khối chuyển đổi tín hiệu tương tự - số ADC là câu nối giữa phần mạch tương tựvà phan mạch số trong cau trúc khối thu của chip thu phat tín hiệu Sub-GHz Nghiêncứu thiết kế mach ADC gặp phải nhiều thách thức bởi hai lý do chính Thứ nhất, sựphát triển của các thiết bị bán dẫn và các công nghệ sản xuất mạch tích hợp cho phép

thiết kế và chế tạo các mach có cau trúc mới Thứ hai, mach ADC phải giải quyết cácvan đề về nhiễu do cần độ chính xác cao, tốc độ dữ liệu cao, đặc biệt trong ứng dụngthu thập và truyền dẫn số liệu Do vậy, thiết kế ADC là van dé nghiên cứu luôn thuhút được nhiều sự quan tâm của các nhà khoa học Trong các câu trúc ADC, mạchADC dang Sigma Delta (ZA) sử dụng các phương pháp loại bỏ sai số lượng tử détăng độ chính xác được sử dụng phô biến.

Các thông số được yêu câu khi thiết kế mạch ADC trong chip thu phát tín hiệuSub-GHz liệt kê trong bảng 1.1 Từ các nghiên cứu khoa học về ADC, luận văn“Nghiên cứu và thiết kế vi mạch chuyển doi tín hiệu trong tự sang số dang SigmaDelta trong chip thu phát tín hiệu Sub-GHz” sẽ đề xuat câu trúc phù hợp và thiết kếkhối ADC ứng dụng trong chip thu phát tín hiệu Sub-GHz

Bang 1.1 Yêu câu thiết kế mach ADC từ chip thu phát tin hiệu Sub-GHz

Thông số Yêu câu thiết kế

Độ phan giải 12 bit

Tân số trung tâm ngõ vào 500 KHz

Băng thông tín hiệu ngõ vào 500 KHzĐộ phân giải hiệu dụng 11.5 bit

Ty số tin hiệu trên nhiễu 71dBĐiện áp sử dụng 3.3 V (analog) /1.2 V(s6)Tốc độ dữ liệu ngõ ra 6 Msps

Công nghệ CMOS 130 nm

1.2 Mục tiêu của luận văn

Mục tiêu của luận văn là nghiên cứu thiết kế vi mạch chuyển đổi tín hiệu tương tựsang số dang sigma delta— ZA ADC dựa trên công nghệ CMOS và phương pháp thiếtkế vi mạch hỗn hợp (tương tự - số)

1.3 Nhiệm vụ của luận văn

Xu hướng phát triển vi mạch thể hiện rõ ràng qua số lượng các nghiên cứu và cácsản phẩm vi mạch xuất hiên trong thực tế Trong nước, số lượng các thiết kế mạchhỗn hop, cụ thê là các IP ADC còn hạn chê Nhiệm vụ của luận văn là dé xuât câu

trúc phù hợp và xác định bộ thông số của vi mach ADC thỏa mãn yêu cau của chipthu phát tín hiệu Sub-GHz Tính đúng dan của câu trúc ADC dé xuất được chứngminh bằng cách đánh giá các thông số qua mô phỏng sau layout.

Luận văn nghiên cứu tổng quan các thiết kế ADC được áp dụng trong các hệ thôngchip thu phát tín hiệu; lựa chọn cầu trúc ADC phù hợp với hệ thống chip thu phát tínhiệu Sub-GHz dự kiến thực hiện; xây dựng bộ thông số và mô phỏng hệ thống XAADC; thiết kế va layout mach XA ADC và cuối cùng là mô phỏng toàn bộ mach ZA

ADC sau khi layout.

Các thông số cuối cùng của mach XA ADC sau khi layout được so sánh với cácnghiên cứu và sản phẩm thương mại để định hướng phát triển cho các thiết kế ADCtiếp theo

1.4 Phương pháp nghiên cứu

Luận văn kết hợp nhiều phương pháp để thực hiện mục đích nghiên cứu Cụ thể

1.5 Tình hình nghiên cứu trong và ngoài nước

Hình 1.3 trình bày thống kê số lượng các bai báo về các dạng ADC điền hình từnguôn [2], bao gồm flash ADC, SAR ADC, pipelined ADC và ZA ADC Tổng quanvề mỗi dang sẽ được trình bày trong chương 2 Tinh đến hết thang 2/2019, số lượngcác nghiên cứu về ZA ADC giữ ưu thế vượt trội (chiếm hơn 1/3 số lượng các bài báovề ADC) so với các nghiên cứu về ADC khác Điều nay thé hiện mức độ hap dẫn củaLA ADC đối với việc nghiên cứu vi mạch ADC

tung QỌC VÕ ago ETA Leading Innovation > _—

DANANG SS SAVARTI Uniquify EENTIE ƒ4«««s»=e« đổ smn

HOCHIMINH GME AMrene UñQUY =AvAZTI È REALTEK

Hình 1.5 Một số công ty thiết kế vi mach tại các thành pho lớn

Xét về góc độ thiết kế vi mach, thiết kế vi mach hỗn hop phat triển mạnh mẽ Sựgan liền không thé tách rời giữa vi mạch tương tự và vi mạch số cảng đòi hỏi sự giatăng các nghiên cứu về vi mạch chuyền đổi tín hiệu tương tự - số ADC.

Công nghiệp thiết kế vi mạch, đặc biệt là vi mạch hỗn hợp tương tự - số ngày cảngphát triển tại nhiều nước trên thế giới Đặc biệt, các công ty liên quan đến phát triểnvi mạch xuất hiện nhiều tại Việt Nam Hình 1.5 thể hiện sự phân bố của một số côngty thiết kế vi mạch tại 3 thành phố lớn

Mặc dù có tầm quan trọng rất lớn vì được coi là ngành công nghiệp cốt lõi nhưngcác nghiên cứu về IC nói chung và ADC nói riêng tại Việt Nam còn ở mức độ khiêmtốn, các nghiên cứu trong nước công bố về ADC còn rất ít [3] [4] [5] [6] [7] So sánhgiữa tốc độ phát triển các công ty và viện nghiên cứu vi mạch với các nghiên cứu về

vi mạch nói chung và vi mach ADC nói riêng có sự chênh lệch lớn.

Vì vậy, hướng nghiên cứu về thiết kế vi mạch ADC là hướng nghiên cứu cần thiếttrong thời điểm nay và có nhiều cơ hội dé phát trién

1.6 Đóng góp của luận văn

Kết quả nghiên cứu và đóng góp của luận văn được thé hiện:- _ Thiết kế và mô phỏng thành công mạch ZA ADC bậc 3 — 1 bit lượng tử có độ

phân giải 12 bit Các câu trúc điển hình của mạch ADC được phân tích và so sánhchi tiết để xác định loại phù hợp áp dụng cho chip thu phát tín hiệu Sub-GHz.Mạch sau khi thiết kế được khảo sát để xác định các thông số như tý số bit hiệudụng ENOB, tỷ số tín hiệu trên nhiễu SNR và hiệu suất chuyển đổi năng lượng

FoM.

1.7 Bố cục của luận vănNội dung chính của luận văn được tô chức thành các chương như sau:Chương | trình bày các van dé tổng quan dé tài “Wghiên cứu và thiết kế vi machchuyển doi tín hiệu twong tự sang số dang Sigma Delta trong chip thu phát tín hiệuSub-GHz” bao gồm tính cấp thiết của dé tài, mục tiêu, nhiệm vụ va các phương phápnghiên cứu khoa hoc áp dung trong dé tài, tình hình nghiên cứu vi mạch ADC trong

va ngoài nước.

Chương 2 giới thiệu về các dang ADC và két qua khao sat cac dac tinh cua ADCdé xác định dang ADC phù hop nhất thỏa mãn yêu cau từ chip thu phát tín hiệu caotân Sub-GHz Chương này cũng giới thiệu một số nghiên cứu khoa học được công bồtrên tạp chí uy tín IEEE JSSC và các sản phẩm thương mại để tham chiếu với các yêucầu thiết kế mà luận văn cần giải quyết.

Chương 3 dé xuất cau trúc mach ZA ADC phù hợp dựa vào các lý thuyết ADC ởchương 2 Chi tiết về phương pháp xác định các thông số hệ thống trong mô phỏngSimulink/Matlab cũng được đề cập trong chương này

Chương 4 mô tả chi tiết nghiên cứu thiết kế vi mach XA ADC trong công nghệCMOS 130nm Các mạch thành phân đều được thiết kế, mô phỏng và layout trướckhi kết nối với toàn mạch Cuối chương, layout toàn bộ mạch LA ADC được giớithiệu sau khi đã vượt qua kiểm tra DRC — ERC — LVS

Chương 5 là các kết quả mô phỏng sau cùng của mạch chuyển đổi ADC Cácthông số của mạch được xác định thông qua các mô phỏng sau layout và so sánh vớicác nghiên cứu và sản phẩm thương mại đã giới thiệu ở chương 1

Cuối cùng là phần kết luận chung sẽ tóm tắt lại những kết quả, đóng góp của họcviên trong luận văn cũng như hướng phát triển trong tương lai

CHUONG 2 NGHIEN CUU KHOI CHUYEN DOI TIN HIEU

TƯƠNG TU - SO DANG XA2.1 Khảo sát các dang mạch chuyền đối tin hiệu tương tự - số2.1.1 Giới thiệu chung về ADC

a(t) ”> (Lây mâu) x(t) (Lượng tử hóa) y(t) (Mã hóa) d(n)

Hình 2.1 Oud trình chuyển đổi tín hiệu tương tự sang số

Tín hiệu trong tự nhiên thường ở dạng tương tự, ví dụ như âm thanh, hình ảnh.

Ngược lại, tín hiệu được xử lý trong các hệ thống máy tính để lưu trữ hay truyền dẫnlà tín hiệu ở dạng số Vi vậy, yêu cau biến đổi qua lại giữa các tín hiệu dạng tương tự(gọi là tín hiệu tương tự) va dạng số (gọi là tín hiệu số) là cực kỳ can thiết Khốichuyển đổi tương tự sang số có nhiệm vụ chuyền đổi tín hiệu tương tự thành tín hiệusố để đưa vào hệ thống xử lý số DSP

Quá trình chuyền đổi tương tự sang số được mô tả chỉ tiết trong hình 2.1 Tín hiệutương tự là tín hiệu liên tục cả về thời gian và biên độ Sau khi đi qua khối Lây mẫu(S), tín hiệu này sẽ được rời rac về thời gian, tức là chỉ xuất hiện ở những thời điểmnhất định trong thời gian lây mẫu Tiếp theo, tín hiệu nay tiếp tục qua khối Lượng tửhóa (Q) để được rời rạc về biên độ Cuối cùng, khối Mã hóa (D) có nhiệm vụ chuyềncác giá tri mức rời rac trên theo một dang mã số nào đó, ví dụ như mã nhị phân, mã

Gray hay mã vòng Johson.

Dựa vào cấu trúc mạch, ADC được chia thành nhiều dạng Bốn dạng ADC phổbiến là flash ADC, SAR ADC, ZA ADC va pipelined ADC Ưu nhược điểm của mỗi

dang ADC được phân tích như dưới đây.2.1.1.1 Flash ADC

Cau trúc cơ bản của một flash ADC N bit bao gồm (2N — 1) mạch so sánh dé sosánh đông thời tín hiệu đâu vào với tat cả các giá trị điện áp tham chiếu tương ứngvới tập các tổ hợp của N bit phân giải từ 000 01 đến 111 11 Các mạch so sánh

hoạt động đồng thời để xác định bộ gia tri đầu ra nên ưu điểm nổi bat của dang ADCnay là tốc độ chuyển đổi nhanh Tuy nhiên, do số lượng mach so sánh sử dung lớnkhi cần độ phân giải cao nên flash ADC tiêu thụ công suất lớn và tốn diện tích thiếtkế Ngoài ra, độ chính xác của các điện áp tham chiếu sử dụng cho dạng flash ADC

cũng là một thách thức lớn dưới ảnh hưởng của PVT.

chiếu, thanh ghi SAR logic và thanh ghi đệm cho các bit đầu ra Van dé của dangSAR ADC N bit nằm ở dãy tụ điện có tổng điện dung là 2Ì (don vị điện dung) KhiN có giá trị lớn, kích thước tụ điện rất khó đạt trong thiết kế vi mạch Lây ví dụ đơngiản ở công nghệ CMOS 130nm, với khối SAR ADC có độ phân giải 12 bit, tụ điệnnhỏ nhất có thé sử dụng có điện dung là 26 fF Tổng điện dung nhỏ nhất dé thiết kếSAR ADC là 212 9 26ƒ†F= 106.5 pF, chiém dién tich layout là mm 9 1mm Kíchthước này rât lớn trong thiết kế vi mạch Vì vậy, dù được cải tiến rat nhiều về mặtkích thước trong thời gian gần đây, nhưng SAR ADC vẫn chủ yếu được ứng dụngtrong các thiết kế cần độ chính xác nhỏ hơn 12 bit.

2.1.1.3 Pipelined ADC

Pipelined ADC hoạt động trên nguyên tắc chia nhỏ việc lây mẫu và lượng tử Cáctâng hoạt động song song và ngõ ra của tầng này được đưa vào tầng kế tiếp để tăngtốc độ Cau trúc đặc trưng của pipelined ADC được mô tả trong hình 2.4

Hình 2.4 Cầu trúc mach pipelined ADCMỗi tang cơ bản gồm 1 bộ flash ADC để lượng tử hóa, kết hop với bộ DAC và bộkhuếch đại dé xử lý tín hiệu đưa vào tang kế tiếp Chất lượng của mỗi tang ADCquyết định chất lượng toàn bộ ADC Do vậy, pipelined ADC phải tối ưu được mỗitâng và phối hợp các tầng với nhau mới tối ưu được hoạt động của mạch Cấu trúcflash ADC trong mỗi tầng cũng làm giảm hiệu suất của pipelined ADC

2.1.1.4 LA ADC

Đây là loại ADC có kha năng đạt độ chính xác cao nhất nhờ sử dụng các phươngpháp đặc biệt để loại bỏ sai số lượng tử Đa số các ứng dụng cần độ phân giải và độ

chính xác cao đều sử dung các ADC có cấu trúc kinh điển dang XA Hình 2.5 mô tacâu trúc cơ bản của một mạch XA ADC Khối quan trọng nhất của mạch ADC là mạchđiều chế ZA với các khối khuếch dai vi sai (Delta), khối tích phân (Sigma), bộ so sánhvà bộ chuyên đổi số - trong tự DAC Khối điều chế có nhiệm vụ triệt tiêu nhiễu lượngtử ở tan số thập Bộ lọc giảm mẫu bao gồm bộ lọc số và bộ giảm mẫu sẽ loại bỏ thànhphan nhiễu ở tan số cao và điều chỉnh tốc độ dit liệu ở ngõ ra ADC.

fs

Ht LY

\ ba Bộ lọc sô Bộ giảm mau

Bộ điều chê sigma delta

Hình 2.5 Sơ đồ khối mach sigma delta ADC

N-bit

Mặc dù có độ chính xác cao nhưng do cấu trúc phức tạp nên mach chuyển đổitương tự - số dang XA tiêu tốn nhiều năng lượng nêu muốn đạt độ phân giải rat cao.2.1.2 Các thông số cơ bản của mạch chuyền đổi tín hiệu tương tự - số

Các thông số được sử dung để so sánh giữa các loại ADC bao gồm công suất tiêuthụ P (W), tần số lay mau fs (Hz), số bit hiệu dụng ENOB (bit), ty số tín hiệu trênnhiễu SNR (dB), dai động không nhiễu SFDR (dB), tổng suy hao do các thành phanhai THD (dB) và hệ số sử dụng năng lượng FoM (J/conv)

* Công suất tiêu thụ PĐây là tổng công suất mà toàn mạch sử dụng trong quá trình hoạt động Giá trị nàycàng nhỏ càng có ý nghĩa về mặt tiết kiệm năng lượng

* Tan số lay mau fsTan số lay mẫu quy định tốc độ làm việc của một mach ADC Dựa vào tan số lẫymẫu, mạch chuyển đồi tín hiệu tương tự - số có thé được chia làm hai loại là dạng sửdụng tần số Nyquist và dang sử dụng tân số quá lây mẫu (tần số lây mẫu lớn hơnnhiều lần tần số Nyquist)

s* ENOB — Effective Number of Bits và SNR — Signal to Noise Ratio

ENOB là độ phân giải thực tế cua ADC khi làm việc và được tính theo biểu thức

2.1.

ENOB(bit) = mà 1.76 (2.1)

SNR là thông số cho biết thông tin về nhiễu và năng lượng của các thành phân haixuất hiện trong phổ tần số của tín hiệu SNR là tỷ số của giá trị trung bình bình phương

(Root Mean Square — RMS) của tín hiệu trên giá trị trung bình bình phương (Root

Sum Square - RSS) của tat cả các thành phan phé trong tín hiệu ngoại trừ thành phầnmột chiêu

Biểu thức 2.1 cho thay ENOB tỷ lệ tuyến tính với SNR Dé đạt được 1 bit phângiải, mạch ADC phải cải thiện SNR tăng 6 dB Lưu ý, đối với mach XA ADC, chênhlệch tối đa giữa ENOB và độ phân giải tuyệt đối nên nhỏ hơn 0.5LSB

s* SEFDR — Spurious free Dynamic Range

SFDR là tỷ số của biên độ hiệu dụng của hài cơ bản và giá trị hiệu dụng của thànhphan nhiễu lớn nhất trong dải tần số Nghĩa là, SFDR chỉ ra đặc tính của thành phanhài, nguyên nhân chính làm hẹp dai tần số của mach và vì thé thông số này rất quan

trọng.

s* FoM — Figure of Merit

FoM được sử dụng dé thé hiện năng lượng chuyển đổi bit theo tốc độ, tức là thôngsố thé hiện năng lượng mà ADC cần tiêu thu dé tạo ra được 1 bit Đây là thông sốđược coi là có ý nghĩa nhất khi xét hiệu năng của một ADC vì nó thé hiện mỗi quan

hệ giữa P, ENOB va fs nên được sử dụng rộng rãi trong các nghiên cứu khi so sánh

chất lượng của ADC FoM được xác định theo biểu thức 2.2

FoM(./ conv) = Aw) (2.2)+ — fe(Hz) $ 2ENOB(bit) ,Biéu thức trên cho thay FoM sé giảm khi tăng ENOB và/hoặc f trong khi tôi thiểucông suất P

2.1.3 Biểu đồ so sánh thông số của các dạng ADCThống kê các nghiên cứu về bốn dạng ADC thông dụng được lấy chủ yếu từ thôngkê của Boris Murmamn từ năm 1997 đến năm 2019 [2] Đây là thống kê về các thôngsố của ADC trong các bài báo đăng trên các tạp chí và hội nghị có uy tín

tiêu thụ cao XA ADC được dùng ở các ứng dụng có độ phân giải cao (trên 12 bit).

Các dang ADC khác đều có độ phân giải nhỏ hơn 12 bit

Về hiệu suất chuyển đối năng lượng, mach sigma detla ADC str dung nang lượnghiệu quả nhất (khoảng 1 — 100f1/conv) Các dang ADC khác có hiệu suất chuyển đồinăng lượng chi ở mức thấp đến trung bình Hình 2.7 là thong kê chỉ tiết về hiệu suấtchuyển đổi năng lượng của từng dạng mach ADC.

vf" He ` bộ *1E-3 -# hàn x

Từ các biểu đồ trên, mỗi dang ADC đều có những ưu và nhược điểm riêng.= Flash ADC có ưu thế ở dải tần số cao nhưng cũng phải tra giá về công suất

tiêu hao lớn và độ phân giải thấp.= SAR ADC có ưu điểm về mặt công suất tiêu thụ khi so sánh với 3 loại còn lại,

tuy nhiên độ phân giải đạt được không cao.

# Pipelined ADC chia nhỏ câu trúc thành các khối ADC dang flash nên hiệu suất

của mạch chỉ ở mức trung bình.

= YA ADC thé hiện là bộ chuyển đổi có độ phân giải lớn và đạt được độ chínhxác cao Công suất tiêu thụ của XA ADC không so sánh được với SAR ADC,nhưng về hiệu suất chuyển đổi năng lượng thì ZA ADC dat mức rat cao

Bang 2.1 Thống kê các tiêu chi đánh giá các mach ADC

l Loại ADCThông sô

Flash Pipelined SAR XA

ENOB Thap Tr.binh- Cao Thap - Cao Cao(bit) (3 - 6) (6 - 14) (4 - 12) (> 8)

Ss Cao Tr.binh-Cao Thấp - Cao Thấp - Cao(Hz) (10’- 10”) (10°- 107) (10 - 10”) (10? - 10”)

P Cao - Rat cao Cao-Ratcao Thấp - Cao Thấp - Cao(M) (103 - 10) (103- 10) (107 - 10°) (105 - 10°)

FoM Tr.binh - Cao Tr.binh - Cao Tr.binh Thap - Tr.binh(fJ/cony) (10? - 10) (10!— 10°) (10°— 10) (107! - 10°)

Từ các thống kê và biểu đô, bảng 2.1 tổng kết theo dai giá trị dé so sánh các loạiADC Khối ZA ADC có những đặc điểm phù hợp dé áp dụng cho hệ thống thu phattín hiệu Sub-GHz do có độ phân giải và độ chính xác cao, tan số lay mẫu không quálớn và hiệu suất sử dụng năng lượng đạt mức rât cao

2.2 Mạch chuyền đối tín hiệu tương tự sang số dạng LA — LA ADC2.2.1 ADC sử dung tan số lẫy mẫu bằng tần số Nyquist

Khối ADC thông thường bao gồm hai khối chính là khối lay mau và khối lượngtử Một bộ lọc chống chồng phố được sử dụng trước khối lây mẫu để loại bỏ toàn bộcác thành phân tần số nằm ngoai băng thông tín hiệu và do vậy, tránh được việc gậptín hiệu xuất hiện sau quá trình lay mẫu Hình 2.9 trình bay quá trình chuyển đổi tínhiệu tương tự sang miễn số trong bộ chuyển đổi ADC có tân số lay mẫu băng với tansố Nyquist Tín hiệu tương tự xa(t) sau khi di qua bộ lọc chống chéng phổ, có thànhphan tan số nam trong dải tần -F,/2 đến F2 Bộ lọc chống chồng phổ là lý tưởng, vìvậy, tín hiệu sau khi đi qua không bị suy hao về biên độ Tín hiệu ngõ ra của bộ lọcchống chồng phô được lay mẫu tai tần số Nyquist F, bởi khối lây mẫu Tín hiệu saukhi qua khối lây mẫu trở thành tín hiệu rời rạc về biên độ và thời gian Nhiệm vụ củakhối lượng tử hóa là thực hiện phép ánh xạ mỗi tín hiệu rời rac thành một giá trị nhatđịnh Quá trình này thực hiện việc rời rạc tín hiệu về mặt biên độ lẫn thời gian nênkhông thé tránh khỏi sự mat mát thông tin Sự mat mát thông tin trong quá trìnhchuyển đổi tín hiệu tương tự sang số được gọi là sai số lượng tử, hay thường đượcgọi là nhiễu lượng tử của mạch chuyền đổi tín hiệu tương tự - số Công suất của nhiễulượng tử được xem như nhiễu trắng và cho bởi biểu thức 2.6.

Ves là giá trị điện áp toàn thang và B là số bit của khối lượng tử

AP = Pho tin hiệu

Gia sử tín hiệu ngõ vào ADC là tin hiệu hình sine có biên độ Agine peak = = Đối

với ADC thông thường, phé tín hiệu tại ngõ ra mô tả trong hình 2.10 Trong phố tínhiệu này, ngoài sự xuất hiện của tín hiệu ngõ vào còn có sự xuất hiên của nhiễu lượngtử trải dai từ 0 đến tan số Fs/2

Công suất nhiễu lượng tử nang băng thông tín hiệu biểu diễn qua biểu thức 2.8

nhiệm vụ chuyền đổi chuỗi bit lượng tử thành dữ liệu có độ phân giải N bit và giảmtốc độ ngõ ra ADC.

Khi tan số lay mẫu lớn hơn K lân tần số Nyquist, nhiễu lượng tử được trai dai trênmột miễn tan số lớn (từ 0 đến KFs/2), phô tín hiệu mong muốn không bị ảnh hưởng.Hình 2.12 biểu diễn tác động của giá trị K lên phố tín hiệu ngõ ra Đây là nguyên lýcủa phương pháp quá lây mẫu được sử dụng trong mạch điều chế XA Tỷ số K, conđược gọi là OSR — Oversampling Ratio, là tỷ số quá lay mẫu của mạch điều chế XAvà định nghĩa theo biểu thức 2.11

n,Q

SNRigp = 1.76 + 6.02B+ 10logOSR (2.13)

A Phố tín hiệu chính Pa BộlọcsốV V

Nhiễu lượng Nhiễu lượng

dụng cả phương pháp quá lay mau (oversampling) và định dang nhiễu (noise-shaping)để loại bỏ nhiễu lượng tử nên làm tăng độ phân giải của khối ZA ADC Nguyên lý cơbản của hai phương pháp này là triệt tiêu thành phần nhiễu lượng tử trong băng tầnmong muốn bằng cách phân bồ nhiễu trong 1 dai tan số lớn hơn nhiều lần băng tantín hiệu và sử dụng hàm truyền có đáp ứng như một bộ lọc thông cao dé suy hao nhiễulượng tử ở vùng tan số thấp Bộ lọc thông thấp phía sau dùng dé loại bỏ hoàn toàn

nhiêu lượng tử ở tân sô cao mà van gift nguyên tín hiệu mong muôn.

xa( ine xO j- a x,(n Hi) > TT | Xu(m) inn | | OSR bang

T B N4+

Bộ lọc số Bộ hạ tắc

2

Bộ lọc chống Lay mẫuchồng pho

Bộ điều chế sigma delta bậc 1 Bộ giảm mẫu

Hình 2.13 Sơ đô khối cơ bản mạch chuyển đổi tín hiệu tuong tự - số dang 3⁄1Các thông số của XA ADC sẽ được đánh giá thông qua các thông số mạch điều chế>A Trong các phan phía sau, thông số SNR và ENOB là các đánh giá trên mạch điềuchế EA

Mạch điều chế ZA bậc 1 được lây làm vi dụ dé phân tích ảnh hưởng của phươngpháp quá lấy mẫu và định dạng nhiễu Biểu thức 2.14 mô tả hàm truyền của mạchđiều chế LA bậc 1

Y(z) = X(z).z 1+ C(z).(1 —z7*) = STF(z).X(z) + NTF(z).@(z) (2.14)Trong đó, STF(z) là ham truyền của mạch điều chế >A đối với tin hiệu mong muốn,NTF(z) là hàm truyền của mạch điều chế đối với nhiễu lượng tử

Hàm truyền STF(z) có giá trị z1 Điều này có nghĩa là tín hiệu mong muốn bị trễ1 chu kì và phương pháp định dạng nhiễu không gây ảnh hưởng đến công suất tínhiệu mong muốn STF(z) tương đương với một mạch lọc thông thấp với tín hiệumong muốn Hàm truyền NTF(z) có giá trị 1 — z1 nên có dạng như mạch lọc thôngcao đối với nhiễu lượng tử Công suất của nhiễu lượng tử trong đải băng tần mongmuốn là

fb

Pro = Sno | INTFI2df (2.15)

0

Mật độ phổ công suất nhiễu lượng tử mô tả bang biểu thức 2.16.

Do vậy, khi chi xem xét tín hiệu tương tự ngõ vào là một tín hiệu hình sine có biên

độ A.¡n = Ves/ 2, tý số tín hiệu trên nhiễu của mạch điều chế XA bậc 1 phụ thuộc vàoOSR và B như biểu thức 2.22

Pine 9 (2° _ ĐỂ

SNR 501148 = poversampling +nolseshaping dB] — 10log 2 T2GSP? (2.22)

Hay duoc khai trién thanh:

Bang 2.2 tong kết giá trị ty số SNR của các mach ADC sử dụng một số phươngpháp thiết kế khác nhau Giá trị SNR cho phương pháp quá lẫy mẫu và định dạngnhiễu được dé cập trong chương 2 áp dụng cho mạch điều chế XA bậc 1 Chương 3liên quan đến thiết kế mạch điều chế ĐA của đề tài sẽ phân tích SNR cho mạch điềuchế bậc cao hơn Dựa vào các biểu thức của SNR, phương pháp quá lẫy mẫu và địnhdạng nhiễu kết hợp với nhau sẽ triệt tiêu nhiễu lượng tử ở vùng tần số mong muốnnên cải thiện được SNR của mạch điều chế DA nói riêng và mạch ADC nói chung

Bang 2.2 Tỷ số SNR phụ thuộc vào phương pháp thiết kếPhương pháp thiết kế SNR (dB)

Tân số lay mau Nyquist 1.76 + 602BPhương pháp quá lay mẫu 1.76+ 6.02B+ 10logOSRPhuong phap qua lay mau va dinh

- 1.76 + 6.02B+ 30logOSR — 5.23dang nhiêu, bậc 1

Tý số bit hiệu dụng của bộ XA ADC thay đổi tỷ lệ thuận với tỷ số tín hiệu trênnhiễu của mạch điều chế XA theo biểu thức 2.24

ENOB= 1⁄9 (2.24)

6.02

Vì vậy, giá trị B và OSR của mạch điều chế XA sẽ ảnh hưởng đến SNR và ENOBcủa mạch ĐA ADC Số bit hiệu dụng ENOB của mach XA ADC được cải thiện 1.5bit nếu gap đôi tỷ số OSR và tăng thêm 1 bit nếu số bit lượng tử tăng thêm 1

2.3 Một số nghiên cứu vi mạch chuyền đối tín hiệu tương tự - số dạng LA

2.3.1 Nghiên cứu mach LA ADC 12 bit của nhóm tac giả Gerhard Mitteregger