Luận văn thạc sĩ Kỹ thuật điện tử: Phân tích và xây dựng kiến trúc DT-Mosfet ứng dụng trong thiết kế vi mạch tham chiếu điện áp

- Từ các tham số trên, giải quyết kỹ thuật tạo ra các file model của các MOSFET để sử dụng như là thư viện được dùng trong các công cụ thiết kế-mô phỏng vi mạch.. Ứng dụng trong thiết kế

TỔNG QUAN

Cấu tạo – Hoạt động của NMOS và PMOS

Hình 2.1 Cấu tạo các lớp bán dẫn của nMOS [19]

Là linh kiện có 4 cổng: gate (G), source (S), drain (D) and body (B)

Kích thước linh kiện được đặc tả bằng chiều rộng W và chiều dài L của “channel region” như trên hình

Có hai loại: n-channel (nMOS) và p-channel (pMOS)

Với cấu tạo như trên, MOS cấu trúc giống như hai tụ điện xếp chồng lên nhau với lớp oxide nằm ở giữa

Hai lớp liên kết pn giữa cổng S-B và D-B như hai diode mắc ngược nhau, do đó, khi không có sự phân cực cổng G, dòng qua hai cổng S-D bằng (cutoff region)

Hình 2.2 Tạo kênh dẫn cho nMOS [19]

15 Để MOS có thể dẫn, phải tạo một kênh dẫn từ cổng D đến S

Một điện áp dương được đặc vào cổng G, tạo ra một điện trường và gây ra miền nghèo tại bề mặt tiếp xúc của p-type và lớp oxide bằng cách đẩy các lổ trống ra xa bề mặt, khi điện áp dương này thắng được điện áp Threshold Voltage (Vt) thì các electron bắt đầu tích tụ tại bề mặt tiếp xúc và tạo ra một miền dẫn từ cổng D đến cổng S

 Hoạt động của MOS khi vDS nhỏ

Khi vGS >Vt, miền dẫn được tao ra Khi đặt một điện áp vào cổng D, các electron di chuyển từ cổng S đến D thông qua miền dẫn, do đó dòng điện đi từ D đến S

Kênh dẫn được điều khiển bởi Overdrive Voltage vOV = vGS – Vt

Số các electron mang điện trên kênh dẫn: |Q|=COX.W.L.vOV COX là điện dung trên một đơn vị diện tích

Lúc này, đặc tuyến I-V mô tả hoạt động của MOS có thể được xấp xỉ là tuyến tính

Hình 2.3 Đặc tuyến I-V của MOS khi VDS nhỏ [19]

Hình 2.4 Ảnh hưởng của VDS lên kênh dẫn [19]

16 Do ảnh hưởng của điện áp vDS nên lúc này, kênh dẫn không còn đối xứng ở hai đầu cổng D-S nữa mà sẽ càng hẹp khi càng về cổng D

Khi đến một điện áp bão hòa VDsaturation=VGS – Vt, kênh dẫn sẽ hóp lại ở phía cổng D, lúc này dòng điện qua D-S sẽ bão hòa, cho dù VDS có tăng nữa

Do đó, phân thành hai vùng hoạt động của nMOS:

Hình 2.5 Đặc tuyến làm việc của nMOS [19]

Số lượng hạt dẫn trên 1 đơn vị diện tích

QI(x)= Cox(vGS-Vt –v(x)) Điện trở vi phân dọc theo kênh dẫn

D n i n ox GS t v L n ox GS t D ox n t

D GS DS DS i dx i dx dv i dR

Triode region: iD=kn[(vGS – VT)vDS – 0.5.vDS2]

Saturation region: iDsat= 0.5.kn(vDS – VT)2 Điện trở trên miền dẫn khi vDS nhỏ: rDS = 1/kn(vGS – Vt) Đối với pMOS, cấu tạo và hoạt động cũng tương tự, chỉ thay đổi giữa n-type và p-type, do đó lúc phân cực phải đặt vào cổng G một điện áp âm và thường đặt vào S điện áp dương để dẫn từ S đến D

Một nMOS có thể được mô hình hóa bằng một mạch tương đương dưới đây, gọi là mô hình large-signal ở miền bão hòa

Hình 2.6 Mô hình large-signal (saturation) của nMOS [19]

Chiều dài kênh dẫn sẽ giảm khi vDS > vDSsat

Hình 2.7 Ảnh hưởng của vDS lên chiều dài kênh dẫn [19]

Khi đó, dòng qua kênh dẫn sẽ được tính theo công thức

Do đó, điện trở qua kênh dẫn được tính bằng công thức

 Lúc này, mô hình large-signal sẽ có thêm được trở ngõ ra

Hình 2.8 Mô hình large-signal có thêm điện trở ngõ ra [19]

VA: được gọi là Early Voltage

ID: dòng điện qua kênh dẫn miền bão hòa

 Mô hình tín hiệu nhỏ (small-signal model) Ở miền bão hòa

MOS thường được sử dụng với chức năng khuếch đại áp ở miền bão hòa

D n GS gs t n GS t n GS t gs

D DD D D DD D d D D d D D d d d D n OV D gs v V i R V I i R V i R V v v i R k WV R v

     Độ khuếch đại áp: d ' v n OV D gs v W

 Các thông số của mô hình tín hiệu nhỏ Điện dẫn gm: mô tả sự thay đổi của id theo vgs

GS GS d D m n GS t n D gs GS v V i i W W g k V V k I v v  L L

Trong mô hình tín hiệu nhỏ, có thể bỏ qua ảnh hưởng của r0 nếu nó đủ lớn.

Kiến trúc, chế tạo và hoạt động linh kiện DTMOS cơ bản

Kiến trúc DTMOS ban đầu được đưa ra bởi Annema với mục tiêu giải quyết vấn đề về công suất thấp cho mạch tham chiếu bandgap Mạch tham chiếu bandgap dành cho ứng dụng công suất thấp có thể được tạo từ những điện trở chia nhỏ, nhưng những điện trở này chiếm diện tích thiết kế rất lớn Mặt khác, điện áp bandgap cũng có thể được tạo từ những tiếp giáp trong một trường tĩnh điện Trường tĩnh điện này sinh năng lượng tĩnh điện thấp hơn năng lượng giải cấm đối với linh kiện bán dẫn Phương pháp sử dụng trường tĩnh điện của tiếp giáp có thể thay thế cho những diode thông thường bằng cách xây dựng một kết nối nội giữa cực Cổng (Gate) và cực Thân (Bulk) Linh kiện này được gọi là DTMOS và có cấu hình mặt cắt giản đơn cho như trong Hình 2.9 Với việc sử dụng linh kiện P-DTMOS cho kết quả điện áp VG0 = 0.6V và ảnh hưởng của nhiệt độ lên linh kiện này vào khoảng -1 mV/oK Giá trị này nhỏ hơn hai lần so với giá trị thông thường của một mạch tham chiếu điện áp chuẩn

Hình 2.9Mặt cắt dọc của linh kiện DTMOS đơn giản [20]

2.2.1 Kiến trúc và chế tạo linh kiện DTMOS cơ bản

Linh kiện DTMOS được xây dựng và thiết kế theo quy trình chế tạo linh kiện Silicon-On- Insulator (SOI) Theo như [13], độ dày của lớp Buried Oxide vào khoảng 300 – 400nm Độ dày lớp phim SOI dao động trong khoảng từ 130nm – 160nm Các lớp oxide được chế tạo bằng phương pháp khắc plasma với nitride/oxide/silicon Một lớp Oxide độ dày 100nm được chồng lên trên bề mặt nền silicon để tạo điện áp Vt thấp Quá trình thực hiện cấy ion với nồng độ tập trung từ 1.5 – 3e17/cm3 Độ dày lớp oxide cực cổng vào khoảng 6.4 – 10nm Quá trình thực hiện tráng lớp nhạy quang (photoresist) để đạt được chiều dài kênh vào khoảng 0.2um[14] Các chất pha tạp được sử dụng để tạo các cực Nền/Máng là As và B lần lượt đối với NMOSFET và PMOSFET, cực cổng được tạo bằng cách cấy lớp silicon đa tinh thể (Polisilicon) Về cơ bản Bảng tham số chế tạo được cho như trong Bảng 2.1 Công nghệ A dành cho wafer có độ dày lớn và công nghệ B dành cho wafer có độ dày mỏng hơn

Bảng 2.1 Thông Số Chế Tạo DTMOS với hai công nghệ A và B [21]

Mặt cắt mô phỏng layout của linh kiện DTMOS được cho như trong Hình 2.10 theo đó bao gồm bốn cực Nguồn, Máng, Cổng và Thân Điều này cho phép linh kiện hoạt động như một MOSFET chuẩn đồng thời còn có một chế độ hoạt động theo DTMOS khi cực thân của linh kiện được thả nổi hoặc được nối xuống đất trong khi hoạt động ở chế độ MOSFET Cực thân của linh kiện sẽ được nối vào cực cổng khi linh kiện hoạt động trong chế độ DTMOS như chỉ ra trong mặt cắt dọc của linh kiện mô tả trong Hình 2.11 Với việc tạo một liên kết nội giữa cực cổng và cực thân cho phép hai cực này kết nối trực tiếp với nhau cho cấu hình như trong Hình 2.12 Việc xây dựng kết nối nội này là điểm quan trọng nhất của cấu hình DTMOS Theo đó, kết nối này được tạo từ một via kim loại và lớp nền P+ thông qua một

“lỗ” vuông [15] Kết nối này đòi hỏi diện tích phải cực tiểu và không được thêm và phải được đồng thời tạo ra trong quá trình thực hiện chế tạo hay mô phỏng chế tạo linh kiện mà không thông qua một bước chế tạo phụ

Hình 2.10Mô hình mặt cắt ngang layout của linh kiện SOI NMOS [21]

Hình 2.11Mặt cắt dọc của linh kiện SOI NMOSFET với cực thân và cổng được nối với nhau.[21]

Hình 2.12Liên kết Cổng và Thân được xây dựng bằng vật liệu Al để thực hiện nối giữa cực cổng làm bằng Polysilicon đến miền nền P+ Một via lớp được tạo ra có dạng cửa sổ hình vuông.[21]

2.2.2 Hoạt động của linh kiện DTMOS

Theo như phần trên, trong miền hoạt động của DTMOS, cực thân và cực cổng được nối nhau như mô tả trong Hình 2.11 Cấu hình được xây dựng bởi Colinge [15] và muộn hơn là [16], tất cả các cấu hình đều cố gắng tiến tới dòng phân cực lớn bằng với transistor lưỡng cực Điều này đòi hỏi điện áp của cực thân phải rơi vào khoảng 0.6V hoặc lớn hơn Dòng cực máng tăng nhanh và yêu cầu dòng phân cực nền phải lớn khiến cho phân phối dòng tĩnh lớn hơn dòng rõ để đảm bảo linh kiện hoạt động đúng Theo đó, dòng Id tương tự như trong cấu hình MOSFET chuẩn mặc dù cực cổng và thân được giữ ở điện áp 0.6V Mặc dù ta có thể dễ dàng làm điều này trong thiết kế vi mạch chuẩn bằng phương pháp lái điện áp cực thân (bulk driven), nhưng sẽ dễ dàng và chính xác hơn nếu có một linh kện chuyên dùng cho điện áp thấp được thiết kế và chế tạo trên công nghệ SOI Bởi vì diện tích của những tiếp giáp cho trong công nghệ này nhỏ hơn, theo đó, dòng cực nền và dung kháng ký sinh sẽ nhỏ hơn rất nhiều Dòng cực máng chảy qua MOSFET tạo điện áp cực cổng đủ nhỏ có thể xem như hoạt động tương tự như một BJT với độ lợi dòng rất cao vào khoảng 104 Như vậy, làm thế nào mà điện áp ngưỡng có thể giảm xuống khi thực hiện phân cực thuận cho cực thân Ảnh hưởng của phân cực cực thân thường được khảo sát khi linh kiện MOSFET được phân cực ngược, trong đó điện áp ngưỡng phụ thuộc vào điện áp VBS DTMOS hoạt động ngược lại điều này Tức là tiếp giáp thânnguồn lúc này được phân cực thuận chứ không phải là phân cực nghịch Tức là ta đang ép cho điện áp ngưỡng phải nhỏ lại thông qua biểu thức Vto cho bởi :

𝐶 𝑜𝑥 Và Vt lúc này được xác định bằng

24 Như vậy, với VBS càng lớn thì giá trị Vt càng nhỏ và thỏa mãn yêu cầu giảm Vt nhằm đạt được đòi hỏi về điện áp cung cấp thấp khiến cho công suất tiêu tán của linh kiện cũng thấp hơn rất nhiều Hình 2.13 mô tả hoạt động của NMOSFET có điện áp cực thân được điều khiển

Hình 2.13 Điện áp ngưỡng của SOI MOSFET với tiếp giáp thân – nguồn được phân cực thuận cho hai công nghệ A và B Những thông số chế tạo được cho như trong Bảng 2.1 [21]

Theo đó giá trị điện áp tại đó cho phép DTMOS đi vào hoạt động dưới ngưỡng cho bởi:

𝐶 𝑜𝑥 2 ( 1 −2𝑉 𝐹𝐵 𝐶 𝑜𝑥 2 ϵ 𝑆 𝑞𝑁 𝑎 − 1) Đặc tuyến hoạt động trong vùng điện áp dưới ngưỡng của linh kiện DTMOS được cho như trong Hình 2.14 Đối với kết quả hoạt động này, để thu được dạng đường cong như trong

Hình 2.13 thì nồng độ pha tạp phải đủ cao và thế hoạt động (Work Function) phải đủ nhỏ

Theo đó nồng độ pha tạp này được cho như trong Hình 2.15 Đồng thời khi Vt nhỏ sẽ cho độ linh động điện tử cao hơn khiến cho miền dẫn của linh kiện được mở rộng ra khiến linh kiện có khả năng lái được dòng lớn hơn rất nhiều như trong Hình 2.16

Hình 2.14 Hoạt động dưới ngưỡng của SOI NMOSFET và PMOSFET hoạt động khi ở chế độ

Hình 2.15Dự đoán điện áp ngưỡng của linh kiện N-DTMOS tại Vgs = 0 và tại Vgs = 0.6V [21]

Hình 2.16 Dòng cực máng của linh kiện DTMOS so sánh với MOSFET thông thường.[21]

Như vậy, theo như Hình 2.16 mô tả, có thể thấy rằng tuy điện áp cung cấp thấp hơn nhưng khả năng lái dòng của linh kiện DTMOS vẫn đảm bảo hoạt động Điều này thỏa mãn được yêu cầu thiết kế linh kiện dành cho một vi mạch tham chiếu điện áp bandgap

Các bước chế tạo NMOS và PMOS

Hình 2.17 Các bước chế tạo nMOS

Bước 1: từ một tinh thể silicon có độ tinh khiết rất cao, lấy ra một “wafer” có kích thước đường kích 75 mm tới 150 mm và dày 0.4 mm Sau đó nguyên tử Bo sẽ được khuếch tán vào wafer ( 1015/cm3 đến 1016/cm3) để tạo chất nền là bán dẫn loại p

Bước 2: một lớp silicon dioxide (SiO2) dày khoảng 1 μm được phủ đều lên bề mặt wafer để bảo vệ bề mặt, đồng thời giữ vai trò là lớp cách ly với bề mặt wafer

Bước 3: chất cản quang (photoresist) được phủ lên wafer

Bước 4: bề mặt wafer sẽ được phơi sáng bằng tia UV (ultraviolet light ) thông qua một mặt nạ (mask) để định nghĩa sự khuếch tán tạo cổng Drain và Source sẽ xảy ra ở vùng nào

Bước 5: bề mặt wafer sẽ được ăn mòn axit (HF) để bỏ đi những vùng thừa

Bước 6: Silicon dioxide tiếp tục được phủ lên bề mặt wafer, sau đó phủ polysilicon lên vị trí cổng Gate

Bước 7: tiếp tục quá trình phủ photoresist, phơi sáng UV và ăn mòn axit để tạo thành cổng

Gate, sau đó loại bỏ lớp Silicon dioxide còn thừa Để tạo bán dẫn loại n ở cổng Drain và

28 Source, nung wafer với chất có 5 electron hóa trị (ví dụ phosphorus) để quá trình khuếch tán xảy ra

Bước 8: SiO2 lại được phủ lên bề mặt, đánh dấu bằng photoresist, và ăn mòn axit để hình thành các cổng kết nối

Bước 9: toàn bộ wafer được phủ kim loại và lại được ăn mòn axit sau khi đã đánh dấu bằng photoresist để tạo các cổng kết nối ngoài.

Công nghệ chế tạo vi mạch

Việc chế tạo các linh kiện bán dẫn cho các vi mạch cần những công nghệ khá tinh vi mà cơ khí thông thường không thể thực hiện được, kĩ thuật được sử dụng là công nghệ quang khắc kết hợp với sự ăn mòn của các chất hóa học với tính toán chính xác để thực hiện tạo ra các vùng vật liệu theo như cấu tạo của một linh kiện bán dẫn siêu nhỏ

2.4.1 Quy trình chế tạo linh kiện bán dẫn cho vi mạch Bước 1: chuẩn bị các lớp nền

Lớp nền p-Si (hoặc n-Si tùy vào loại linh kiện chế tạo) đơn tinh thể Tạo 1 lớp epitaxi mỏng loại n-Si

Phủ 1 lớp cách điện SiO2

Bước 2: Lúc này công nghệ quang khắc được sử dụng để tạo ra vùng tạp chất được khuếch tán vào, để phủ lên tạo các cổng mong muốn Đầu tiên, vẽ sơ đồ những nơi cần mở cửa sổ, chụp hình sơ đồ rồi lấy phim âm bản, thu nhỏ lại Những nơi cần mở của sổ là vùng tối trên phim

Bôi một lớp cản quang trên bề mặt Đặt phim ở trên rọi tia cực tím vào những nơi cần mở cửa sổ được lớp đen trên phim bảo vệ Nhúng tinh thể vào dung dịch tricloetylen Chỉ những nơi cần mở cửa sổ lớp cản quang mới bị hòa tan, các nơi khác rắn lại

Lại đem tinh thể nhúng vào dung dịch fluorhydric Chỉ những nơi cần mở cửa sổ lớp SiO2 bị hòa tan, những nơi khác nhờ lớp cản quang che chở

Loại bỏ đi lớp cản quang

Khuếch tán chất bán dẫn p hoặc n (tùy loại), để tạo các đảo

29 Tùy vào cấu tạo của linh kiện mà thực hiện quy trình trên với số lần nhất định

Ví dụ chế tạo MOS: đầu tiên tạo lớp nền p-Si, rồi dùng các bước trên, tạo thêm 2 đảo n-Si, tiếp đến lại tạo cửa sổ để tạo chân cho các cổng, cuối cùng thực hiện nối dây để đưa linh kiện vào vi mạch cần chế tạo

2.4.2 Giới thiệu công nghệ quang khắc

Quang khắc hay photolithography là kỹ thuật sử dụng trong công nghệ bán dẫn và công nghệ vật liệu nhằm tạo ra các chi tiết của vật liệu và linh kiện với hình dạng và kích thước xác định bằng cách sử dụng bức xạ ánh sáng làm biến đổi các chất cảm quang phủ trên bề mặt để tạo ra hình ảnh cần tạo Phương pháp này được sử dụng phổ biến trong công nghiệp bán dẫn và vi điện tử, nhưng không cho phép tạo các chi tiết nhỏ do hạn chế của nhiễu xạ ánh sáng, nên được gọi là quang khắc micro (micro lithography)

Hình 2.18 Kỹ thuật quang khắc

Các phương pháp tạo chi tiết trong quang khắc: kỹ thuật liff-off (trái), kỹ thuật ăn mòn (phải)

Quang khắc là tập hợp các quá trình quang hóa nhằm thu được các phần tử trên bề mặt của đế có hình dạng và kích thước xác định Có nghĩa là quang khắc sử dụng các phản ứng quang hóa để tạo hình

Bề mặt của đế sau khi xử lý bề mặt được phủ một hợp chất hữu cơ gọi là chất cản quang (photoresist), có tính chất nhạy quang (tức là tính chất bị thay đổi khi chiếu các bức xạ thích hợp), đồng thời lại bền trong các môi trường kiềm hay axit Cản quang có vai trò bảo vệ các chi tiết của vật liệu khỏi bị ăn mòn dưới các tác dụng của ăn mòn hoặc tạo ra các khe rãnh

30 có hình dạng của các chi tiết cần chế tạo Cản quang thường được phủ lên bề mặt tấm bằng kỹ thuật quay phủ (spin-coating)

Cản quang được phân làm 2 loại:

+ Cản quang dương: Là cản quang có tính chất biến đổi sau khi ánh sáng chiếu vào sẽ bị hòa tan trong các dung dịch tráng rửa

+ Cản quang âm: Là cản quang có tính chất biến đổi sau khi ánh sáng chiếu vào thì không bị hòa tan trong các dung dịch tráng rửa

Hình 2.19 Nguyên lý hệ quang khắc

 Nguyên lý hệ quang khắc

Một hệ quang khắc bao gồm một nguồn phát tia tử ngoại, chùm tia tử ngoại này được khuếch đại rồi sau đó chiếu qua một mặt nạ (photomask) Mặt nạ là một tấm chắn sáng được in trên đó các chi tiết cần tạo (che sáng) để che không cho ánh sáng chiếu vào vùng cảm quang, tạo ra hình ảnh của chi tiết cần tạo trên cảm quang biến đổi Sau khi chiếu qua mặt nạ, bóng của chùm sáng sẽ có hình dạng của chi tiết cần tạo, sau đó được hội tụ trên bề mặt phiến đã phủ cảm quang nhờ một hệ thấu kính hội tụ

 Ứng dụng của quang khắc

Quang khắc là kỹ thuật đã được phát triển từ đầu thế kỷ 20, và được sử dụng rộng rãi nhất trong công nghiệp bán dẫn để chế tạo các vi mạch điện tử trên các phiến Si Ngoài ra, quang khắc được sử dụng trong ngành khoa học và công nghệ vật liệu để chế tạo các chi tiết vật liệu nhỏ, chế tạo các linh kiện vi cơ điện tử (MEMS) Hạn chế của quang khắc là do ánh sáng bị nhiễu xạ nên không thể hội tụ chùm sáng xuống kích cỡ quá nhỏ, vì thế không thể chế tạo các chi tiết có kích thước nano (độ phân giải của thiết bị quang khắc tốt nhất là 50

31 nm); do đó khi chế tạo các chi tiết nhỏ cấp nanomet, phải thay bằng công nghệ quang khắc chùm điện tử (electron beam lithography)

2.4.3 Ăn mòn trong công nghệ chế tạo vi mạch Ăn mòn – trong công nghệ vi điện tử trên cơ sở silicon là một kỹ thuật rất hay được sử dụng Có 2 phương pháp ăn mòn chính là: ăn mòn ướt và ăn mòn khô

Sau khi hình dạng của lớp cản quang được hình thành, lớp cản quang còn lại có thể được dùng như một mặt nạ, vì thế vật liệu không bị phủ bởi lớp cản quang sẽ bị ăn mòn Nếu lớp cản quang được đặt vào bề mặt của silic đioxit thì silic đioxit cũng có thể bị ăn mòn theo cách tương tự

 Ý nghĩa của ăn mòn trong công nghệ chế tạo vi mạch điện tử

Nhờ kỹ thuật này mà chúng ta có thể mang lại kỹ thuật ăn mòn vật liệu với hệ số tỷ lệ d/w (sâu/cao) rất lớn

Với kỹ thuật này các hãng sản xuất lớn có thể phân đoạn thiết bị dành riêng cho quá trình ăn mòn „nồng‟ với một vài micromet chiều sâu cho tới thiết bị có thể ăn mòn qua tấm silicon (cỡ 400 micromet) chỉ trong hai giờ

Khuếch tán là kỹ thuật được sử dụng trong công nghệ bán dẫn để chế tạo các vùng chuyển tiếp của transistor Có nhiều phương pháp để khuếch tán tạo vùng chuyển tiếp P-N khác nhau như phương pháp khuếch tán ở nhiệt độ cao, phương pháp cấy ion… Tuỳ thuộc vào silicon và mục đích của việc pha tạp người làm công nghệ sẽ phải dùng hai loại tạp phổ biến nhất là Boron (B) hoặc phốtpho (P) cho quá trình này

Quá trình nhiệt được dùng rộng rãi trong chế tạo IC là khuếch tán Khuếch tán là một quá trình mà qua đó những loại nguyên tử tạp chất đặc biệt có thể được đưa vào trong vật liệu silic

 Vai trò của khuếch tán trong quá trình chế tạo IC

Công cụ tính toán BSIM

2.5.1.1 Mô hình tĩnh điện của cấu trúc MOSFET

 Mật độ điện tích đảo

Mật độ điện tích đảo trong vùng đảo mạnh:

Mật độ điện tích đảo trong vùng đảo yếu:

  (2.2) trong đó n là hệ số lý tưởng cho độ dốc dưới ngưỡng:

Khi phân cực máng được áp vào, ta có:

Trong vùng đảo mạnh, mật độ điện tích đảo:

Sự thay đổi mật độ điện tích đảo:

Trong vùng yếu, mật độ điện tích đảo:

Sự thay đổi mật độ điện tích đảo:

Trong BSIM3, sự thay đổi trong điện tích đảo gây ra bởi sự áp vào phân cực máng được kết nối với nhau bằng biểu thức:

, ,w inv s inv inv inv s inv

Vậy mật độ điện tích đảo dọc theo kênh cho tất cả các vùng hoạt động của linh kiện là:

 Bề dài và bề rộng kênh hiệu dụng:

Trong tất cả mô hình, bề dài và bề rộng kênh hiệu dụng được tính như sau: eff drawn drawn 2.

(2.10) với LINT (m): phần khuếch tán bên dưới nguồn/máng của cổng

WINT (m): phần suy giảm cách ly của bề rộng kênh

BSIM3 bao gồm đặc trưng cho phép ΔL và ΔW nhận sự phụ thuộc kích thước Bên cạnh (1.9) và (1.10), BSIM3 còn đề nghị:

D LLN LWN LLN LWN drawn drawn drawn drawn

D WLN WWN WLN WWN drawn drawn drawn drawn

Phương trình (1.15) đóng vai trò bổ sung sự phụ thuộc phân cực cổng và nền vào sự tính toán bề rộng kênh hiệu dụng, trong khi (1.16) bổ sung sự phụ thuộc hình học

 Vùng hiếm đa kết tinh

Silicium đa kết tinh là một chất bán dẫn nên có một sự rớt điện áp ngang qua cổng, điều này dẫn đến một bậc uốn cong năng lượng tạo giao diện cổng/oxit cổng

Hình 2.20 Mô hình vùng hiếm cổng silicium đa kết tinh vật lý sử dụng trong BSIM3 Điện áp rớt ngang qua vùng hiếm:

Tại giao diện silicium đa kết tinh/oxid phải thỏa điều kiện liên tục:

Trong đó EP là điện trường trong vùng hiếm

Thực nghiệm khẳng định vùng hiếm đa kết tinh làm giảm dòng điện máng Nguyên nhân cốt lõi của vùng hiếm silicium đa kết tinh là sự pha tạp không hoàn toàn gây ra bởi nhu cầu ngăn cản các nguyên tử chất pha ở cổng bị điều khiển bởi lớp oxit cổng vào trong nền Kết quả là thường có một đường pha tạp rất dốc gần đáy vật liệu cổng làm khó định nghĩa trị giá pha tạp cổng Ng

2.5.1.2 Mô hình điện thế ngƣỡng

Mô hình điện áp ngưỡng cơ bản dùng cho một linh kiện dài, rộng giống mô hình một tụ MOS hai cực đơn giản:

Tham số mô hình VTH0 (V): điện áp ngưỡng, linh kiện dài, rộng, phân cực nền Zero

 Quá trình pha tạp kênh không đồng nhất

Hình dáng pha tạp bề mặt thường ở dạng xấp xỉ Gauss Điều đó dẫn đến khi vùng hiếm cảm ứng bởi cực cổng tăng theo phân cực máng, nó sẽ lan rộng vào một vùng mà ở đó sự pha tạp chất thay đổi thep thời gian

Giải pháp của BSIM3 là thay đổi điện áp ngưỡng:

Trong đó K1, K2 là các tham số mô hình

 Quá trình pha tạp không đồng nhất theo chiều ngang

Trong một số công nghệ chế biến, sự oxid hóa của các mép bên của cổng silicium đa kết tinh được khắc có thể dẫn đến sự phân bố lại của tạp chất gần bề mặt silicium Từ đó làm tăng nồng độ pha gần các vùng khuếch tán nguồn và máng Khi bề dài kênh giảm, những vùng được pha tạp chất đậm hơn này chiếm một phần lớn kênh toàn thể, dẫn đến việc tăng điện áp ngưỡng

Hiệu ứng này được mô hình hóa trong BSIM3 bằng cách tính toán giá trị điện áp ngưỡng tăng lên, VLND, và cộng thêm nó vào khi tính toán điện áp ngưỡng

 Các hiệu ứng kênh ngắn

Các hiệu ứng kênh ngắn được gộp vào trong mô hình điện áp ngưỡng bằng cách tính toán hiệu ứng của một kênh ngắn thêm vào lên điện áp ngưỡng (VSCE) và trừ số hạng đó từ điện áp ngưỡng được tính

 Các hiệu ứng kênh hẹp

Vùng hiếm cảm ứng bởi cực cổng lan ra bên ngoài bề rộng của kênh Điều này làm tăng điện tích hiếm tổng cộng so với trị giá được kỳ vọng của nó; trong các linh kiện hẹp, điều này có thể ảnh hưởng đáng kể lên điện áp ngưỡng

Trong BSIM3, điện áp bổ chính kênh hẹp VNCE được tính toán và được cộng với điện áp ngưỡng tổng cộng

K3 và K3B được đưa vào để giải thích cho hiệu ứng phân cực nền

K3: hệ số bề rộng hẹp K3B (V-1): sự phụ thuộc phân cực nền của K3 W0 (m): tham số bề rộng hẹp

 Biểu thức điện áp ngƣỡng sau cùng

Với một xấp xỉ rất tốt, điện áp ngưỡng cho thấy nó thay đổi tuyến tính theo nhiệt độ

2.5.1.3 Mô hình độ di động

 Ảnh hưởng của điện trường đứng Điện trường đứng gây ra sự suy giảm của độ đi động Đảo mạnh: Biểu thức độ di động:

1 bsx gs t gs t ox ox

Kết nối đảo yếu và đảo mạnh: Nên sắp xếp mô hình độ di động trơn tru và liên tục tại chuyển tiếp từ đảo yếu – đảo mạnh Trong BSIM 3, điều này được thực hiện bằng cách thay thế Vgs bằng biểu thức phân cực cổng bổ trợ Vgsx

1 bsx gsx t gsx t ox ox

Mô hình này được lựa chọn khi MOSMOD = 1

2. gs t gsx gs t gsx t gs t

Khi V V số hạng Vgsx trở nên rất nhỏ và    0 trong vùng dưới ngưỡng Đây là đặc trưng được kỳ vọng, nếu phân cực cổng thấp không ảnh hưởng đến độ di động kênh

 Hiệu ứng điện trường ngang

38 Trong BSIM3, hiệu ứng của điện trường ngang lên độ di động được thực hiện thông qua mô hình dùng cho vận tốc hạt tải, vì vậy kết quả không thật sự xuất hiện trong mô hình độ di động

2.5.1.4 Mô hình dòng điện máng

Mô hình cơ sở không có điện trở nối tiếp:

Bỏ qua ảnh hưởng của điện trở nối tiếp nguồn/máng, một biểu thức tổng quát dùng cho dòng điện máng:

, 0 ds n ds R eff inv eff d y

Hiệu ứng điện trở nối tiếp nguồn/máng

Trong BSIM3, điện trở thêm vào trong đường dẫn dòng điện gây ra bởi nguồn và màng được gộp vào bằng cách tính thêm các điện trở tập trung

Sự phụ thuộc nhiệt độ: Điện trở nối tiếp bị ảnh hưởng rất ít bởi sự thay đổi nhiệt độ Tuy nhiên, đối với những nhiệt độ khác nhiều so với Tnom thì thay đổi có thể là đáng kể

Khi không có điện trở nối tiếp:

Trong các linh kiện dài, điện áp bão hòa Vdsat:

Trong các linh kiện kênh ngắn, điện áp bão hòa Vdsat: dsat sat eff

Dòng điện máng độc lập với bề dài kênh và chỉ tuyến tính với V gs  V T t  

Mô hình điện áp bão hòa hoàn chỉnh Để mô tả chính xác tình huống vật lý, mô hình cho điện áp bão hòa phải bao gồm cả ảnh hưởng của điện trở nối tiếp nguồn/ máng

Biểu thức chính xác cho điện áp bão hòa:

( ) 1 bulk ds ox eff SAT bulk a A R C W  T A

3 ( ) 2 . b gsx bulk sat eff b bulk ds ox eff SAT gsx

2 b 2 ( ) 2 b sat eff gsx ds ox eff SAT gsx k T k T c E L V R C W T V q  q

Liên kết các vùng tuyến tính và vùng bão hòa Để đảm bảo một chuyển tiếp trơn tru và liên tục giữa vùng tuyến tính và bão hòa, một phân cực máng bổ trợ Vdsx được đưa ra:

1 4 . dsx dsat 2 dsat ds dsat ds dsat

Với DELTA là tham số làm trơn tru có tính thực nghiệm và Vdsat được tính từ (2.31)

Trong vùng hoạt động bão hòa, Vdsx sẽ thay thế Vdsat khi phát triển mô hình độ dẫn ngõ ra Trong vùng hoạt động tuyến tính, Vdsx thay thế cho Vds

 Mô hình độ dẫn ngõ ra

Tổng quan về mạch tham chiếu điện áp

Nguồn áp tham chiếu hay nguồn dòng tham chiếu có đặc tính ít phụ thuộc vào nhiệt độ chứng minh được sự quan trọng trong đa số (nếu không muốn nói là tất cả) mạch analog

Một nhận xét thú vị đó là, đa số các thông số process thay đổi với nhiệt độ, nếu nguồn tham chiếu không phụ thuộc vào nhiệt độ thì nó cũng sẽ không phụ thuộc vào process Bằng cách cộng hai đại lượng điện áp có hệ số phụ thuộc nhiệt độ trái dấu nhau với những trọng số phù hợp sẽ tạo ra được nguồn điện áp có hệ số phụ thuộc nhiệt độ bằng 0

Việc đầu tiên đó là xác định được hai nguồn điện áp, một có hệ số nhiệt độ dương, một có hệ số nhiệt độ âm Trong nhiều thông số của linh kiện bán dẫn, đặc tính của transistor lưỡng cực đã được chứng minh là những đại lượng có thể hoàn toàn xác định và có thể tạo ra các đại lượng có hệ số nhiệt độ dương và âm Mặc dù nhiều thông số của linh kiện MOS được dùng để tạo ra nguồn tham chiếu, song hoạt động của transistor lưỡng cực vẫn là cốt lõi trong nhiều mạch Nguyên tắt tạo ra nguồn điện áp tham chiếu bandgap minh họa qua hình vẽ sau:

Hình 2.21 Nguyên tắc tạo ra mạch tham chiếu điện áp

Với các nguồn điện áp có hệ số nhiệt dương và âm (negative-TC và positive-TC) đã nêu ra ở phần trên, về lý thuyết có thể tạo ra nguồn điện áp có hệ số nhiệt bằng 0 Bằng phương pháp cộng theo trọng số hai nguồn điện áp có hệ số nhiệt trái dấu thì:

Trong đó 𝑉 𝑇 𝑙𝑛𝐧 chính là độ chênh lệch điện áp 𝑉 𝐵𝐸 giữa hai transitor lưỡng cực hoạt động ở mật độ dòng cực collector khác nhau Để chọn được giá trị của 𝛼 1 và 𝛼 2 cần biết được các giá trị 𝜕𝑉 𝐵𝐸

𝜕𝑇 Một cách ước lượng ở nhiệt độ phòng thì 𝜕𝑉 𝐵𝐸

𝜕𝑇 ≈ +0.087𝑚𝑉/°𝐾để đơn giản chọn 𝛼 1 = 1, cần chọn 𝛼 2 sao cho:

−1.5𝑚𝑉/°𝐾 + (𝛼 2 𝑙𝑛𝐧)( 0.087𝑚𝑉/°𝐾) = 0 Suy ra 𝛼 2 𝑙𝑛𝐧 ≈ 𝟏𝟕 𝟐 Khi đó, giá trị điện áp không phụ thuộc nhiệt đồ bằng:

Hình 2.22 Mô hình cơ bản thực hiện mạch tham chiếu điện áp

Như hình trên, giả sử bỏ qua dòng cực base, transistor Q2 bao gồm n transistor đơn vị mắc song song với nhau, trong khi Q1 chỉ gồm 1 transistor Giả sử bằng cách nào đó có thể đảm bảo V01 bằng V02 Dễ thấy:

VBE1=RI+VBE2 trong đó RI=VBE1-VBE2=VTLnn Do đó, V02 = VBE2 + VTLnn, và nếu chọn giá trị n sao cho Lnn ≈ 17.2 (trong khi vẫn đảm bảo V01 = V02) thì V02 thể hiện tính chất của một nguồn áp không phụ thuộc vào nhiệt độ Đây là mô hình về mặt ý tưởng, nhưng để hiện thực được cần có hai sự điều chỉnh bổ sung Thứ nhất, cần có cơ chế đảm bảo rằng V01 = V02 Thứ hai, bởi vì Lnn ≈ 17.2 cho ra giá trị n quá lớn, thành phần RI VTLnn phải được khuếch đại lên một hệ số phù hợp Đối với vấn đề thứ hai, có thể giải quyết bằng cách khuếch đại thành phần điện áp có hệ số nhiệt dương lên một hệ số: R2/R1 để có thể chọn giá trị n không quá lớn Tức là thay vì điện áp tham chiếu được lấy ra ngay trên nhánh tạo dòng PTAT, nó sẽ được lấy ra ở một nhánh khác, nhánh tạo dòng PTAT chỉ có nhiệm vụ tạo dòng PTAT mà thôi Còn vấn đề thứ nhất, có hai giải pháp hay được sử dụng nhất đó là thiết kế không sử dụng op-amp và thiết kế có sử dụng op-amp

2.6.1 Thiết kế không sử dụng OpAmp

Một trong những tiêu chí để đánh giá nguồn điện áp tham chiếu bandgap đó là khả năng loại bỏ sự ảnh hưởng của nguồn cung cấp Tiêu chí này sẽ được đánh giá qua thông số PSRR (Power Suppy Rejection Ratio) sẽ đề cập ở các phần sau Đối với mô hình thiết kế có sử dụng op-amp thì op-amp sẽ đảm nhiệm vai trò đó Còn đối với mô hình không sử dụng op- amp được nói đến ở mục này sử dụng một cơ chế khác để loại bỏ sự tác động của nguồn cung cấp đó là cơ chế mạch tự phân cực (self-biasing) Với mô hình không sử dụng opamp thì mạch sẽ đơn giản hơn, giảm diện tích khi làm chip và tiêu thụ ít công suất hơn Sơ đồ mạch của mô hình này như sau:

Hình 2.23 Sơ đồ mạch không dùng op-amp

Trong mô hình trên, hai cặp gương dòng được sử dụng với các vai trò khác nhau Cặp gương dòng PMOS với độ dài kênh dẫn rất lớn để có thể lái được dòng 200nA và đảm bảo dòng trong hai nhánh luôn cân bằng Cặp gương dòng NMOS lại giữ vai trò cân bằng điện áp hai bên để đảm bảo rằng điện áp rơi trên điện trở RPT chính là điện áp chênh lệch giữa hai điện áp VBE, từ đó dòng điện tạo ra trong hai nhánh chính là dòng PTAT Nhánh có PMOS M5 là nhánh tạo ra điện áp tham chiếu bandgap VBG Các transistor M1, M2 có kích thước bằng nhau cũng như M3, M4, M5 có kích thước như nhau Tiếp theo, cần xác định giá trị điện trở RBG ở nhánh tạo ra điện áp tham chiếu VBG Từ phương trình tổng hợp hai đại lượng điện áp PTAT và CTAT:

𝑉 𝑅𝐸𝐹 = 𝑉 𝐶𝑇𝐴𝑇 + 𝑉 𝑃𝑇𝐴𝑇 Để đơn giản, chọn ∝ 1 = 1 tức là thành phần 𝑉 𝐶𝑇𝐴𝑇 = 𝑉 BE Thành phần PTAT là

𝑅 𝑃𝑇 xΔ𝑉 BE Hệ số phụ thuộc nhiệt độ của 𝑉 𝑅𝐸𝐹 bằng 0 nên có đẳng thức sau

∂T = 0 Với các giá trị đã tính được ở trên 𝑅 𝑃𝑇 = 270.973𝑘Ω, ∂𝑉 𝐵𝐸 / ∂T = −1.901𝑚V/℃ và ∂Δ𝑉 𝐵𝐸 / ∂T = 0.184𝑚V/℃ đẳng thức trên trở thành

⟹ 𝑅 𝐵𝐺 = 2.799𝑀Ω Từ đó có thể ước lượng được giá trị điện áp tham chiếu bandgap được tạo ra:

Sau khi thực hiện mô phỏng và canh chỉnh giá trị 𝑅 𝐵𝐺 bằng 2.665𝑀Ω, đường cong của 𝑉 𝑅𝐸𝐹 là tốt nhất

2.6.2 Thiết kế sử dụng OpAmp

Trong đó mô hình mạch sử dụng op-amp, cấu trúc hai nhánh chứa BJT để tạo điện áp chênh lệch Delta VBE cũng như nhánh tạo ra điện áp tham chiếu bandgap là không thay đổi so với mô hình không sử dụng op-amp đã đề cập ở trên Điểm khác biệt ở đây là cơ chế đảm bảo mạch có khả năng loại bỏ sự ảnh hưởng từ những biến động nguồn cung cấp dựa trên mô hình op-amp khuếch đại sai số kết hợp hồi tiếp âm Sơ đồ mạch như sau:

Hình 2.24 Sơ đồ mạch có dùng op-amp

Trong sơ đồ mạch trên, dòng điện hai bên được đảm bảo bằng nhau do điện áp VGS của hai PMOS M8 và M9 bằng nhau Đồng thời, M8 và M9 cũng tham gia vào mạng hồi tiếp để đảm bảo V01 = V02 Một điểm lưu ý đó là nhánh chứa điện trở RPT phải được mắc vào cổng đảo của op-amp để đảm bảo hoạt động ổn định.

Thống kê các công trình liên quan

Để có thể khái quát hoá các nghiên cứu gần đây trên thế giới cũng như sự phát triển về các sản phẩmDTMOS ứng dụng trong mạch bandgap reference, các khảo sát về sản phẩm cũng như các nghiên cứuđược thực hiện ở các mục sau đây

2.7.1 Các công trình khoa học nghiên cứu về DTMOS

STT Năm Tên tạp chí Tác giả Ứng Dụng Công nghệ

Electron Devices Cheming Hu et al

0.2um 3 2000 IEEE Proceeding Abhisek Dixit and Low power NA

Bảng 2.2 Các công trình nghiên cứu DTMOS

2.7.2 Các công trình khoa học nghiên cứu về mạch tham chiếu điện áp

STT Năm Tên tạp chí Tác giả TC Spread

Gaurav Panchanan 50-90 1.25% -53dB 23uV 160nm

Conference Ge et al 5-12 0.75% -74dB 6.1uV 160nm 4 2010

IEEE Journal Of Solid-State Circuits

Lam et al 24 NA -47.6dB NA 350nm

Annema et al 60 6% NA NA 350nm

Annema et al 30 2.52% NA NA 160nm

Communications Seok et al 16.9 1.7% -53dB NA 130nm 8 2007

Vita et al 10 NA NA NA 350nm

Giustolisi et al 83.3 3.66 NA NA 1.2um

Annema et al 270 4.45 NA NA 90nm

Bảng 2.3 Các công trình nghiên cứu Bandgap reference

THIẾT KẾ DTMOS VÀ KẾT QUẢ TRÊN TCAD

Thiết kế linh kiện

 Tổng quan các bước thực hiện

Thiết kế flow chart cho quá trình mô phỏng CMOS

55 Hình thể hiện tiến trình mô phỏng chung cho họ CMOS, cả PMOS và NMOS đều có chung một vài bước Đối với NMOS, sẽ có thêm một bước tạo giếng, mục đích để tạo lớp nền cho cấu trúc NMOS Ngoài ra, arsenic và boron là hai chất sẽ thay thế cho nhau trong quá trình tạo kênh dẫn cho NMOS và PMOS

 Nmos device process Bước 1: Mesh define and wafer define

# define mesh for caculation line x loc=0.00 spac=0.10 line x loc=1.66666 spac=0.05 line x loc=3.333333 spac=0.05 line x loc=5.0 spac=0.085

# line y loc=0.00 spac=0.035 line y loc=1 spac=0.085 line y loc=5 spac=2.5

# denotes the type of wafer on which the CMOS will be constructed init silicon c.boron=1.0e14 orientation0 two.d space.mul=2 Đây là bước để định nghĩa “lưới” cho quá trình mô phỏng Việc định nghĩa này là quan trọng bởi vì mật độ của các mắt lưới sẽ quy định bao nhiêu điểm tính toán trong Athena

Một lưới được định nghĩa không đủ dày sẽ dẫn tới sự sai lệch trong mô phỏng, ngược lại, định nghĩa quá nhiều mắt lưới sẽ đòi hỏi nhiều bước tính toán và dẫn đến sự kéo dài thời gian mô phỏng Thông thường, vùng kênh dẫn và vùng dọc theo bề mặt wafer sẽ được định nghĩa mật độ mắt lưới nhiều hơn so với các vùng còn lại

Sau khi định nghĩa lưới, bước tiếp theo là định nghĩa wafer cần sử dụng, đối với hầu hết CMOS sẽ sử dụng silicon wafer, định hướng với chất nền là boron với nồng độ ban đầu 1e14/cm3

Hình 3.5 Silicon wafer với lưới được định nghĩa

# epitaxial layer to create n-type epitaxy timeE temp0 t.final00 thickness=4.5 divisions dy=0.05 \ ydy=0.00 c.arsenic=1.0e16

Mục đích của bước tạo Epitaxial layer là để phủ lên một lớp silicon có độ dày đồng nhất, cung cấp lớp chất nền tốt cho các bước tiếp theo Ở đây sử dụng lớp Epitaxial N-type với chất nền là arsenic có nồng độ 1.0e16/cm3 và có độ dày 4.5 um Một lưới mới cũng được định nghĩa trên lớp Epitaxial vừa mới được tạo ra để có sự mô phỏng chính xác

Hình 3.6 Wafer sau khi phủ lên lớp Epitaxial

Bước 3: Tạo đường dẫn Gate-Body

#####################gate-body contact############################ deposit aluminum thick=0.8 divisions etch aluminum left p1.x=4.5

Do cấu trúc của DTMOS đòi hỏi phải có sự liên kết giữa cực Gate và cực Body, do đó mục đích của bước này là tạo đường dẫn cho hai cực Để tạo được đường dẫn, trước hết một lớp Aluminum có độ dày 0.8 um sẽ được phủ lên wafer, sau đó sẽ để lại đường dẫn giữa cực Gate và Body và loại bỏ hết lớp Aluminum còn lại

Hình 3.7 Tạo đường dẫn Gate-Body

#P-well implant- this step create the p-type channel for NPN transistor implant boron dose12 energy0 pears diffus time0 temp0 weto2 hcl.pc=3

#this step further diffuses the Pwell into the divice diffus timeP temp00 t.rate=4.000 dryo2 press=0.10 hcl=3 diffus time"0 temp00 nitro press=1 diffus time temp00 t.rate=-4.444 nitro press=1 etch oxide all

#sacrificial (an mon thay the) "cleaning" oxide diffus time temp00 dryo2 press=1 hcl=3 etch oxide all

Mục đích của bước này là để tạo kênh dẫn P-type trong cấu trúc NPN của NMOS

Quá trình tạo giếng P-type được thức hiện bằng cách “cấy ” Boron vào trong wafer thông qua hai bước là ion-hóa và khuyếch tán Quá trình ion-hóa sẽ tạo nên một lớp chất dẫn loại P gần bề mặt của wafer, sau đó quá trình khuyếch tán sẽ đưa nguyên tử Boron sâu vào trong wafer, kết quả là wafer sẽ chuyển từ N-type sang P-type, cho pháp tạo nên cấu trúc NPN của NMOS

Hình 3.8 Nồng độ chất nền (boron) sau bước Implantation

Sử dụng công cụ web http://www.cleanroom.byu.edu/implantcal.phtml để kiểm chứng lại quá trình mô phỏng, đồ thị sau cho thấy mật độ nồng độ bề mặt wafer sau bước Implantation với chất nền là Boron có nồng độ 8e12/cm3 và năng lượng 100 KeV

Hình 3.9 Mật độ Boron kiểm chứng bằng lý thuyết sau quá trình Implantation Đồ thị trên cho thấy quá trình mô phỏng tương đối chính xác, sau quá trình Ion-hóa với năng lượng là 100 KeV thì mật độ boron tập trung ở độ sâu cách bề mặt từ 0.20 đến 0.30 um Kế tiếp, boron sẽ được đưa sâu vào wafer để tạo P-type bằng quá trình diffusion

Hình 3.10 Nồng độ Boron sau quá trình diffusion

Tương tự nhưng quá trình Implantation, có thể kiểm chứng lại quá trình mô phỏng diffusion bằng công cụ web http://www.cleanroom.byu.edu/implantcal.phtml

Hình 3.11 Mật độ boron kiểm chứng bằng lý thuyết sau quá trình diffusion Đồ thị trên cho thấy sau quá trình diffusion thì vùng P-type (tương ứng với nồng độ boron lớn) đã được mở rộng hơn so với quá trình Ion-hóa

Do mỗi quá trình diffusion đều tạo nên một lớp oxide trên bề mặt wafer, do đó, sau mỗi quá trình còn loại bỏ hết các lớp oxide này (etching)

#LOCOS is an effective technique for isolating the seperate device that

# are created on the wafer this process grow a thick layer of silicon

# dioxide between device so the operation of one device is not influenced

#by the another device deposit oxide thick=0.01 div =1 deposit nitride thick =.3 div=6 deposit barrier thick=0.1 div=1 etch barrier left p1.x=0.5 etch nitride thick =.35 etch oxide thick=0.02 etch silicon dry thick=0.25

#the barrier is removed, wafer is annealed in water vapor invironment so

#that rapid oxide can be achieved strip method grid.ox=0.75 diffuse temp00 time` weto2 hcl.pc=3

#etching all remain etch nitride all etch oxide thick=0.05

Tạo Locos là một bước quan trọng trong việc thiết kế linh kiện bán dẫn, mục tiêu của bước này là tạo sự cách ly giữa các linh kiện trên cùng một wafer Nguyên nhân là do hoạt động của một linh kiện có thể ảnh hưởng đến hoạt động của các linh kiện khác nếu nó cùng nằm trên một wafer nếu hai linh kiện không được cách linh tốt Tạo Locos là phương pháp đơn giản nhất trong việc cách ly các linh kiện, phương pháp này sẽ một lớp oxide giữa hai linh kiện, và chính lớp oxide này sẽ có nhiệm vụ cách ly hoạt động của hai linh kiện này

Kết quả sau khi tạo Locos:

# the gate oxide is now grown, the time and temperature is chosen to

#create a gate oxide of 28nm diffus time temp35 dryo2 press=1 hcl=3 Bước này sẽ tạo nên lớp oxide ngăn cách giữa substrate và cực Gate, việc ngăn cách này sẽ hình thành một tụ điện giữa cực Gate và cực Body khi đặt vào áp phân cực cho linh kiện

Hình 3.13 Tạo lớp Gate oxide

63 Độ dày lớp Gate oxide sẽ quyết định giá trị tụ điện ký sinh trong mô hình tương đương, có thể trích xuất thông số này thông qua lệnh

#extract a design parameter extract name="gateox" thickness oxide mat.occno=1 x.val=0.05 Bước 7: Dope channel

# next step is to concentrate flow through channel by implant boron,

# it help reduce the leakage current implant boron dose=2.5e12 energy0 pearson

Mục tiêu của bước này làm làm tăng nồng độ Boron trên kênh dẫn tạo thành P+-type, việc tạo lớp P+-type còn giúp hạn chế dòng rò qua kênh dẫn Để thực hiện tăng nồng độ, boron tiếp tục được sử dụng để ion-hóa với nồng độ 2.5e12 và năng lượng 100 KeV, ở đây không cần bước diffusion đẩy boron vào sâu trong wafer vì chỉ cần kênh dẫn ở gần bề mặt đạt trạng thái P+-type

Hình 3.14 Tạo kênh dẫn P+-type

Có thể kiểm tra lại quá trình implantation bằng đồ thị

Hình 3.15 Mật độ boron kiềm chứng bằng lý thuyết sau quá trình Implantation

#deposit polysilicon to create gate depo poly thick=1 divi

Mục tiêu của bước này là tạo một lớp polysilicon có độ dày 1um, sau đó cổng Gate sẽ được hình thành bằng cách loại bỏ những phần thừa

Hình 3.16 Wafer sau khi phủ Polysilicon

#the polysilicon is doped with phosphor to assist its conductance implant phosphor dose=3.0e13 energy pearson

Kết quả

Dùng atlas xác định các thông số cơ bản

# extract a curve of conductance versus bias extract start material="Polysilicon" mat.occno=1 \ bias=0.0 bias.step=-0.1 bias.stop=-5 x.val=4.5

# extract done name="sheet cond v bias" \ curve (bias,1dn.conduct material="Silicon" mat.occno=1 \ region.occno=1)

# extract S/D Xj extract name="nxj" xj silicon mat.occno=1 x.val=0.1 junc.occno=1

# N++ regions sheet resistance extract name="n++ sheet rho" sheet.res material="Silicon" mat.occno=1 \ x.val=0.05 region.occno=1

# rh0 of LDD region extract name="ldd sheet rho" sheet.res material="Silicon" mat.occno=1 \ x.val=0.3 region.occno=1

# extract the surface concentration under the channel extract name="chan surf conc" surf.conc impurity="Net Doping" \ material="Silicon" mat.occno=1 x.val=0.45

# extract the long chan Vt

72 extract name="1dvt" 1dvt ntype vb=0.0 qss10 x.val=0.49

Kết quả trích xuất các thông số: gateox89.78 angstroms (0.838978 um) X.val=0.05 xj=4.72609 um from top of first Silicon layer X.val=0.1 n++ sheet rho17.01 ohm/square X.val=0.05 ldd sheet rho14.85 ohm/square X.val=0.3 chan surf conc=1.47363e+16 atoms/cm3 X.val=0.45 1dvt=-3.20409e+14 V X.val=0.49

Xác định điện áp phân cực của linh kiện

#image 2 solve vgate=0.5 outf=solve_tmp1 solve vgate=2.5 outf=solve_tmp2 solve vgate=3.5 outf=solve_tmp3

# loas in temporary files and ramp Vds load infile=solve_tmp1 log outf=NMOS_IVdrain1.log solve name=drain vdrain=0 vfinal=5.0 vstep=0.25 load infile=solve_tmp2 log outf=NMOS_IVdrain2.log solve name=drain vdrain=0 vfinal=5.0 vstep=0.25 load infile=solve_tmp3 log outf=NMOS_IVdrain3.log solve name=drain vdrain=0 vfinal=5.0 vstep=0.25 extract name="idsmax" max(abs(i."drain")) extract name="sat_slope" slope (minslope(curve(v."drain",i."drain")))

# image 2 plot tonyplot -overlay -st NMOS_IVdrain1.log NMOS_IVdrain2.log NMOS_IVdrain3.log

#extract parameter extract name="vt" (xintercept(maxslope(curve(abs(v."gate"),abs(i."drain")))) \ - abs(ave(v."drain"))/2.0) extract name="beta" slope(maxslope(curve(abs(v."gate"),abs(i."drain")))) * \

73 (1.0/abs(ave(v."drain"))) extract name="theta" ((max(abs(v."drain")) * $"beta")/max(abs(i."drain"))) - \ (1.0 / (max(abs(v."gate")) - ($"vt")))

Hình 3.26 Xác định điện áp Vds bão hòa với từng Vgs

Kết quả trích xuất thông số gateox43.49 angstroms (0.844349 um) X.val=0.05 vt=0.730762 V beta=3.78399e-05 A/V2 theta=0.031664 1/V idsmax=0.00010156 A/um sat_slope=1.62351e-06

P-DTMOS

P-DTMOS là mô hình linh kiện dựa trên cấu trúc mô hình PMOS và thêm vào kết nối aluminum giữa cổng gate và body

Hình 3.27 PMOS transistor dựa trên mạch DTMOS Topology

Hình 3.28 Mặt cắt ngang của DTMOS với gate và body kết nối với nhau

Khi body và gate của MOSFET được kết nối với nhau, thiết lập này được xem như DTMOS như ở hình 4.1 Điện áp ngưỡng Vt của DTMOS transitor được cho bởi công thức:

Vth là điện áp ngưỡng khi VSB khác không, Vth0 là điện áp ngưỡng ở zero body bias và chủ yếu phụ thuộc vào quá trình chế tạo

75 γ là hệ số hiệu quả của body ( thường bằng 0.4 V0.5) và phụ thuộc điện dung gate oxide, chất lượng silicon, và các thông số khác ΦF là vùng hiệu quả tại ngưỡng (thường 2 F 0.6 V

) VSB là điện áp source-body

 thể hiện hiệu ứng Drain-Induced Barrier Lowering (DIBL) trong đó  là hệ số DIBL và nằm trong khoảng 0.02-0.1

Từ (1) thấy được rằng Vt phụ thuộc vào VSB, ảnh hưởng đến mật độ điện tích

Mô hình tín hiệu nhỏ

Mạch tương đương tín hiệu nhỏ cho DTMOS được đề xuất bao gồm các mạng lưới liên lạc với phần body dựa trên bốn điểm đầu cuối của MOSFET

Hình 3.29Mạch tương đương tín hiệu nhỏ cho DTMOS

Bởi vì body và gate được kết nối với nhau thông qua Rbody nên tổng dẫn gate/body là bằng ggg gg m mb g  g  g

Mạng lưới substract là rất quan trọng để mô tả trở kháng đầu ra một cách chính xác Độ chính xác tốt nhất đạt được với một điện trở duy nhất

Dựa trên mạch tương đương, có thể phát triển xấp xỉ biểu thức cho tổng dòng trong DTMOS Phương trình xấp xỉ của Id, xét ở tần số thấp, điều kiện hiệu ứng gate, drain và source được bỏ qua

DTMOS MOS Diode bs Diode bd n ox d i bs d i bd

 Phương trình xấp xỉ của hỗ dẫn gm:

2 4 2 n ox d i gs m gs th n ox d i gs m gs th

Tác động của Vb lên Id được xác định bởi hỗ dẫn gmb

Trước khi Vg thấp hơn Vt, phần MOS nằm trong vùng cutoff Khi Vg lớn hơn Vt, MOS đi vào vùng bão hòa (saturation) và cả hai diode bắt đầu hoạt động nên hỗ dẫn tăng một cách nhanh chóng

Ta sẽ thiết kế P-DTMOS dựa trên cấu trúc của PMOS và thêm vào phần kết nối giữa cực gate và body

Tính toán các thông số về thời gian, độ sâu khi diffus, cũng như nồng độ các chất sau quá trình implantation bằng công cụ tính toán trên trang web www.cleanroom

Tạo cấu trúc 3D cho linh kiện

Quá trình thiết kế 1 linh kiện trên TCAD cơ bản và khó khăn nhất là phần thiết kế 2D cho linh kiện Sau khi tạo và lưu cấu trúc linh kiện 2D (file.str) chúng ta có thể tiến hành tạo cấu trúc 3D sau đó bằng cách “trải” cấu trúc 2D theo mặt phẳng Z

Dưới đây là Code chi tiết để tạo cấu trúc 3D cho linh kiện từ cấu trúc 2D đã thiết kế

#Chạy chương trình cho phép mô phỏng cấu trúc 3D go devedit simflags="-3d"

# Set bề rộng cho linh kiện (ở đây là NMOS) Chúng ta sẽ dùng 1 biến “width” để dễ dàng thay đổi trong trường hợp cần thay đổi.Nếu không ở bước quy định độ rộng của từng lớp phải làm từng bước một (“skills”) set width=0.24

#Load file cấu trúc 2D của linh kiện đã thiết kế lên miền Z (từ 0 đến bề rộng quy định ở biến “width” trong bước phía trên.) init inf=nmos2d.str z1=0 z2=$width

#Xác định độ rộng của Silicon, SiO2, Polysilicon (Gate), lớp Aluminnum (Source - Drain) (đây chính là bước “trải” các lớp ở cấu trúc 2D sang 3D) region reg=1 mat=Silicon Z1=0 Z2=$width region reg=2 mat="Silicon Oxide" Z1=0 Z2=$width region reg=3 mat=PolySilicon Z1=0 Z2=$width region reg=4 name=source mat=Aluminum elec.id=1 color=0xffc8c8 pattern=0x7 Z1=0 Z2=$width region reg=5 name=drain mat=Aluminum elec.id=2 color=0xffc8c8 pattern=0x7 Z1=0 Z2=$width constr.mesh region=1 default max.height=0.2 max.width=0.2

#Chia lưới ở trục Z (tương tự như khi chia lưới ở trục X-Y trong cấu trúc 2D)

Mesh Mode=MeshBuild z.plane z=0 spacing=0.1 z.plane z=$width spacing=0.1 z.plane max.spacing00000 max.ratio=1.5

#Lưu lại cấu trúc 3D của linh kiện structure outf=nmos3d.str

#Chạy chương trình TonyPlot để vẽ cấu trúc 3D của linh kiện tonyplot3d nmos3d.str

QUÁ TRÌNH MÔ PHỎNG, TÍNH TOÁN VÀ KẾT QUẢ

Đo đạc các đặc tuyến I-V của MOSFET trên TCAD

Khi chúng ta cần đưa các đặc tuyến Id-Vd , Id-Vg, C-V… đã được mô phỏng bằng TCAD vào file Model nhưng TCAD vẽ các đặc tuyến trên dạng file ảnh dó đó vấn đề đặt ra là cần phải chuyển các giá trị trên đặc tuyến thành một bảng số liệu để dễ dàng xử lý cho các yêu cầu sau này.TCAD tính toán các giá trị I,V,C… mô phỏng được và lưu vào file dưới định dạng “file.log”, File này được lưu ở trong thư mục chúng ta lưu file cấu trúc của linh kiện

Và phần mềm sẽ lấy các giá trị cần thiết để vẽ ra các đặc tuyến được yêu cầu từ File này.Do đó để chuyển các giá trị trên đặc tuyến của TonyPlot chúng ta làm như sau

 Bước 1: Dùng TonyPlot vẽ ra các đặc tuyến yêu cầu

TCAD (thử nghiệm thay đổi các thông số trong sản xuất/ thay đổi thông số sản xuất do process variation) Đo đạc các đặc tuyến

Trích xuất thông số (sử dụng IC- CAP và chương trình Matlab tự xây dựng)

Tạo file model để sử dụng

Mô phỏng mạch điện tử (LTspice)

 Bước 2: Từ TonyPlot chúng ta Export ra 1 file dữ liệu có định dạng “file.dat”

 Bước 3: Mở file “file.dat” đã export bằng phần mềm Excel

 Từ bảng Excel chúng ta có thể thấy các cột giá trị trong bảng sẽ tương ứng lần lượt với các đặc tuyến có thể vẽ được trong TonyPlot.

Áp dụng mô hình BSIM3 trong việc trích tham số MOSFET

4.2.1 Quá trình trích tham số

Việc trích tham số được thực hiện thông qua các bước:

 Tìm hiểu xây dựng các phương trình cần thiết: Sử dụng các phương trình toán học cơ bản của mô hình BSIM3 và các phương trình mô tả MOSFET ta xây dựng nên mô hình toán học tính toán cho MOSFET cụ thể

 Thực hiện trích tham số thông qua phần mềm Matlab: Từ các phương trình ở trên thông qua giao diện GUI của Matlab ta tổng hợp lại thành chương trình thực hiện trích xuất thông số cần thiết cho mô hình

Giao diện cụ thể của chương trình phần tham số nhập vào và các kết quả tính toán trung gian:

Hình 4.1 Các tham số nhập vào và kết quả tính toán trung gian

Chi tiết các công thức, cách thức tính toán các thông số đã được trình bày trong chương 2

Bảng sau đây là tóm tắt các công thức mô hình và 1 số thông số sử dụng trong thực tế

Tham số Tính toán Lý thuyết

2𝐶 𝑜𝑥 ((+):P well (nMOS), (-): N well (pMOS)) Vt adjust: Vt adjust Dose (+Bo, - P)

(Diff Const WD: Diffusion Constant at Temp of Well Drive)

XJ(LDD): LDD D/S Junction Depth, XJ

Diff Const TA: Diffusion Constant at Temp of D/S Anneal LDD time: LDD D/S Drive Time

Well dop: Well average doping, Nave = Dose/xj LDD Dose: LDD D/S Dose

0,000086 273 + 𝐿𝐷𝐷 𝑇𝑒𝑚𝑝 LDD Temp: LDD D/S Drive Temperature

Start dop: Starting wafer doping = 1/(q umax Rho)

1 𝑞 470 𝑠𝑡𝑎𝑟 𝑟𝑒𝑠 , (𝑁 𝑤𝑒𝑙𝑙 (𝑝𝑀𝑂𝑆) Start res: starting Wafer Resistivity

Built junc: Built in Voltage for D/S pn junction

LDD sheet Res: LDD D/S Sheet Resistance = 1/(q(à(Nave))Dose) Squar LDD/N+ and chan: # squares between LDD/N+ and Channel

𝑞 (𝐵𝑢𝑙𝑘 𝐿𝐷𝐷) (𝐿𝐷𝐷 𝐷𝑜𝑠𝑒) Bulk LDD: Bulk Mobility in LDD D/S at N=Nave

LDD dop: LDD D/S average doping, Nave = Dose/xj

Junc cap: Junction Capacitance for D/S at zero bias

87 Area D/S: Area of Drain/Source

Per D/S: Perimeter of Drain/Source

Bulk Minor: Bulk Well Minority Carrier Mobility at N=Nave

Minor carrier: Minority Carrier Lifetime in the well

D/S dop: D/S average doping, Nave = Dose/xj

Các tham số lấy lại từ mức 1 bao gồm: TPG, TOX, LD, UO, VTO, RS, RD, NSUB, XJ, NFS, CGSO, CGDO, CGBO, PB

Các tham số còn lại là:

𝑈𝑒𝑓𝑓 𝑚𝑜𝑏𝑖 𝑚𝑎𝑡𝑐 𝑕 𝐼𝐷𝑆 − 1 𝑉 𝑑𝑑 − 𝑉𝑇𝑂 𝑚 Ueff mobi match IDS: Ueff mobility to match IDS at Vgs=Vds=Vdd VTOm: VTO (measured transistor values)

Lấy lại từ mức 1 hoặc 3 bao gồm: TOX, XJ, NCH, NSUB, XT, NSS, VTH0, U0, LINT, RSH, JS, JSW, CJ, MJ, PB, CJSW, MJSW, PBSW, CGS0, CGD0, CGB0 Các tham số còn lại là các hằng số

Bảng 4.1 Các kết quả thu được Để áp dụng cho việc sử dụng mô hình vào trong mô phỏng kết quả còn xuất ra file *.txt với định dạng như sau:

Hình 4.2 Kết quả xuất dưới dạng file *.txt

4.2.2 Kiểm chứng lại mô hình Để kiểm chứng lại mô hình ta thực hiện mô phỏng lại bộ tham số với các kích thước khác nhau của MOSFET trên LTSPICE.Bảng dưới đây mô tả các điều kiện đánh gì mô hình

Bảng 4.2 : Các điều kiện đánh giá

Kích thước Phân loại Điều kiện phân cực 𝑊/𝐿 = 16𝜇𝑚/2𝜇𝑚 Kênh dài và rộng NMOS: - Ids vs Vgs @ Vds = 5V

Ids vs Vds @ Vgs = 0, 1, 2, 3, 4, 5V PMOS: - Ids vs Vgs @ Vds = -5V Ids vs Vds @ Vgs = 0, -1, -2, -3, -4, -5V 𝑊/𝐿 = 1𝜇𝑚/2𝜇𝑚 Kênh dài và hẹp

Kênh rộng và ngắn 𝑊/𝐿 = 1𝜇𝑚/0.1𝜇𝑚 Kênh ngắn và hẹp

93 Mô hình thực hiện với 2 mạch NMOS và PMOS như sau:

 Mạch mô phỏng cho NMOS

Hình 4.3 Mạch mô phỏng cho NMOS

 Mạch mô phỏng cho PMOS

Hình 4.4 Mạch mô phỏng cho NMOS

Hình 4.5 Đặc tuyến ngõ vào của NMOS W/L = 1 𝝁𝒎 /0.1 𝝁𝒎

Hình 4.6 Đặc tuyến ngõ ra của NMOS W/L = 1 𝝁𝒎 /0.1 𝝁𝒎

Hình 4.7 Đặc tuyến ngõ vào của PMOS W/L = 1 𝝁𝒎 /0.1 𝝁𝒎

Hình 4.8 Đặc tuyến ngõ ra của PMOS W/L = 1 𝝁𝒎 /0.1 𝝁𝒎

Hình 4.9 Đặc tuyến ngõ vào của NMOS W/L = 1 𝝁𝒎 /2 𝝁𝒎

Hình 4.10 Đặc tuyến ngõ ra của NMOS W/L = 1 𝝁𝒎 /2 𝝁𝒎

Hình 4.11 Đặc tuyến ngõ vào của PMOS W/L = 1 𝝁𝒎 /2 𝝁𝒎

Hình 4.12 Đặc tuyến ngõ ra của PMOS W/L = 1 𝝁𝒎 /2 𝝁𝒎

Hình 4.13 Đặc tuyến ngõ vào của NMOS W/L = 16 𝝁𝒎 /0.1 𝝁𝒎

Hình 4.14 Đặc tuyến ngõ ra của NMOS W/L = 16 𝝁𝒎 /0.1 𝝁𝒎

Hình 4.15 Đặc tuyến ngõ vào của PMOS W/L = 16 𝝁𝒎 /0.1 𝝁𝒎

Hình 4.16 Đặc tuyến ngõ ra của PMOS W/L = 16 𝝁𝒎 /0.1 𝝁𝒎

Hình 4.17 Đặc tuyến ngõ vào của NMOS W/L = 16 𝝁𝒎 /2 𝝁𝒎

Hình 4.18 Đặc tuyến ngõ ra của NMOS W/L = 16 𝝁𝒎 /2 𝝁𝒎

 Việc mô phỏng lại (bằng phần mềm LTSPICE) cho ra kết quả tốt (so với các kết quả lý thuyết từ trước) chứng tỏ các tham số được rút trích là chấp nhận được

 Với độ dài kênh ngắn đường đặc tuyến có sự sai lệch do các hiệu ứng kênh ngắn xảy ra trong MOS kênh ngắn

 Mô hình BSIM3 tỏ ra hữu hiệu với các MOS có chiều dài kênh tương đối nhỏ, việc khớp tham số với BSIM3 khá tốt Kết quả nhận xét này là phù hợp với khảo sát tổng thể các công nghệ và mô hình tương ứng trong lĩnh vực thiết kế vi mạch, như trình bày trong bảng sau [22]:

Bảng 4.3 Các công nghệ trong sản xuất vi mạch và các mô hình mô phỏng tương ứng

Thế hệ MOSFET MOSFET model

>>1um Thứ nhất Mức 1, Mức 2, Mức 3

>=1um Thứ hai BSIM 1, BSIM 2

180nm BSIM 3.x, BSIM 4.x, MOS 9, MOS

 Mô hình BSIM3 cơ bản đáp ứng được các yêu cầu cho ngành thiết kế vi mạch của nước ta hiện nay, có khả năng áp dụng vào thực tế cao

 Quá trình trích tham số cần nhiều giá trị thực nghiệm do đó việc đo đạc thực nghiệm sẽ tạo cho mô hình kết quả chính xác hơn trong tương lai.

Mô phỏng thay đổi trong quá trình sản xuất lên mạch tham chiếu điện áp dùng LTspice

Các thay đổi trong quá trình sản xuất bao gồm rất nhiều yếu tố, như thời gian oxy hóa (và do đó, ảnh hưởng đến độ dày của lớp SiO2), độ dài-rộng-dày của các kích thước các lớp, nhiệt độ quá trình sản xuất, (các bước sản xuất, thông số sản xuất được trình bày trong chương 2)

Các thay đổi này, trong thực tế công nghiệp sản xuất vi mạch, ban đầu được mô phỏng bởi TCAD (như được trình bày trong chương 3), phân tích và đánh giá bởi các công cụ đánh giá xác suất-thống kê như công cụ ANOVA Các mô hình, công cụ để phân tích, đánh giá chi tiết được trình bày rõ trong [22] Để mô phỏng, đánh giá các thay đổi trong sản xuất (process variation) tác động ra sao đến chất lượng vi mạch, 1 giá trị của thông số sản xuất (ví dụ như độ dày của lớp SiO2 tại cực Gate trong MOSFET) được sử dụng trong nhiều cấu hình hình học khác nhau của MOSFET như được trình bày trong bảng sau, bao gồm 21 kích thước hình học khác nhau Việc sử dụng nhiều cấu hình hình học khác nhau này trong sản xuất MOSFET, từ đó ta sẽ đo từng đặc tuyến I-V, giúp cho quá trình trích xuất tham số (được trình bày trong phần 4.2) được chính xác, và do đó, các mô hình BSIM được tạo ra là chính xác hơn

Bảng 4.4 Các kích thước khác nhau dùng trong mô phỏng TCAD

MOSFET được sản xuất với các kích thước khác nhau để đo

N_W0u25_L0u25 LW Scale 0.25 0.25 N_W0u40_L0u40 LW Scale 0.4 0.4 N_W0u60_L0u40 LW Scale 0.6 0.4 N_W0u40_L0u25 LW Scale 0.4 0.25 N_W0u60_L0u25 LW Scale 0.6 0.25 N_W0u25_L0u40 LW Scale 0.25 0.4 N_W0u40_L0u18 LW Scale 0.4 0.18 N_W0u60_L0u18 LW Scale 0.6 0.18 N_W1u0_L0u18 Additional 1 0.18

Việc sản xuất các kích thước khác nhau của 1 MOSFET và đo các đặc tuyến I-V là rất tốn chi phí, thời gian trong thực tế công nghiệp Trong mô phỏng với TCAD như là 1 nhà sản xuất ảo, thời gian mô phỏng cũng rất lâu Bảng tiếp theo sau đây trình bày thời gian mô phỏng với TCAD tại các kích thước hình học khác nhau với PC có cấu hình chip Intel core I5, 2.3GHz, 8 GB memory Khi kích thước càng lớn, thời gian mô phỏng càng lớn do TCAD thực hiện mô phỏng-tính toán dựa trên phương pháp phần tử hữu hạn FEM với cách chia lưới mesh khác nhau

Bảng 4.5 Thời gian (phút) xấp xỉ để mô phỏng (chưa tính thời gian xuất, xử lý dữ liệu I- V) trong TCAD với các cấu hình hình học khác nhau của N-MOSFET, độ dày SiO2 là

MOSFET được sản xuất với các kích thước khác nhau để đo

Tên gọi W[um] L[um] Thời gian (phút) xấp xỉ để mô phỏng (chưa tính thời gian xuất, xử lý dữ liệu I-V)

N_W0u60_L0u40 LW Scale 0.6 0.4 35 N_W0u40_L0u25 LW Scale 0.4 0.25 15 N_W0u60_L0u25 LW Scale 0.6 0.25 28 N_W0u25_L0u40 LW Scale 0.25 0.4 16 N_W0u40_L0u18 LW Scale 0.4 0.18 16 N_W0u60_L0u18 LW Scale 0.6 0.18 22 N_W1u0_L0u18 Additional 1 0.18 38

4.3.1 Mô phỏng các ảnh hưởng của quá trình sản xuất lên DT-MOSFET

Hình 4.21 Các đặc tuyến I-V trong DT-MOS

Hình 4.22 Đặc tính trở kháng ra và khuếch đại hỗ dẫn

Hình 4.23 Đặc tính trở kháng ra và khuếch đại hỗ dẫn phụ thuộc vào độ rộng của MOS

Kết quả trên DT-NMOSFET:

Hình 4.24 Sự phụ thuộc của f t vào độ rông W

Tr an si t fr e q u e n cy (H z)

Hình 4.25 Sự phụ thuộc của f t vào chiều dài S/D

Hình 4.26 Sự phụ thuộc của f t vào độ dày SiO 2 ở cực Gate(Tox)

4.3.2 Mô phỏng các ảnh hưởng của quá trình sản xuất lên BJT

Trong mạch tham chiếu điện áp như trình bày ở hình 2.23, có sử dụng BJT Do vậy, cần thiết mô phỏng các ảnh hưởng của quá trình sản xuất lên BJT

Bảng 4.6Các bước trong sản xuất BJT

Bước Tên Loại tạp chất Kiểu Nồng độ

Tr an si t fr e q u e n cy (H z)

1 N+ buried implant Arsenic N- type 1e18 Deposit, Etch, Implant,

2 Epitaxy grow Arsenic P- type 1e16 Epitaxy grown

3 Base implant Boron P- type 4e15 Deposit, Etch, Implant,

4 Emitter implant Arsenic N- type 5e15 Deposit, Etch, Implant, drive, [Etch]

5 Collector implant Arsenic N- type 4e14 [Deposit], Etch, Implant,

6 Aluminum contacts Aluminum Al Deposit, Etch

Hình 4.27BJT after growing epitaxial layer

Hình 4.28 BJT after post Boron Diffusion

Hình 4.29 BJT Post Arsenic Collector Implant

Dựa vào những đồ thị dưới đây, chúng ta có thể thấy rằng Emitter là cực được doped cao nhất, vùng Base có nồng độ ít hơn và cực Collector còn ít hơn nữa so với cực Base

Hình 4.31M ô phỏng doping khi thực hiện cực Base

Hình 4.32 Mô phỏng doping khi thực hiện cực Emitter

Hình 4.33 Mô phỏng doping tại cực Collector

113 Bây giờ linh kiện đang được kiến trúc bởi Athena, vì vậy một lần nữa thu được các thông số hoạt động qua phần mềm Athena Đồ thị sau đây trình bày đồ thị semi log của I B và I C như là hàm của điện áp vào V EB Giá trị của đồ thị này thể hiện đặc tuyến dòng của BJT trên một khoảng điện áp

Hình 4.34 Đồ thị Semi-log của IB/IC

Hình 4.35 βdc và giá trị cực đại của fT

Hình sau thể hiện đặc tuyến I-V của BJT với những dòng cực nền khác nhau.Thiết bị hoạt động với năm mức dòng base khác nhau, và dòng collector thu được với điện áp collector tăng dần

Hình dưới là đặc tuyến Ic/Vb Dựa trên hình, điện áp ngưỡng là 0.83V

Hình 4.37 Đặc tuyến Ic/Vb

Hình sau thể hiện đáp ứng AC của BJT này

Sau khi đã mô phỏng hóa các thiết bị BJT, DT-MOS; mạch tham chiếu điện áp được trình bày trong hình 2.23 là thiết kế truyền thống Mạch này được thể hiện trong LTspice như sau:

Hình 4.39 Sơ đồ mạch tham chiếu điện áp trong LTspice

Hai thông số thay đổi do quá trình sản xuất (process variation) sau được mô phỏng, tính toán, bao gồm độ dày của lớp SiO 2 tại cực gate (T ox ) và chiều dài kênh dẫn (L) Mỗi một giá trị của 1 trong 2 thông số này được thực hiện theo các bước được trình bày trong phần 4.1, 4.2 và bảng 4.4, bảng 4.5 Mỗi thông số qua các bước trên (trung bình 1 thông số của

T ox , hay của L, tổng thời gian tối thiểu thực hiện mô phỏng là 57,5 giờ đồng hồ), sẽ cho ra 1 mô hình thư viện của MOS và được sử dụng trong LTspice Các kết quả PSRR là thông số đánh giá chất lượng của mạch tham chiếu điện áp Tổng thời gian chạy mô phỏng để cho kết quả trong bảng 4.7 và 4.8 là: (4+5)* 57,5 h = 517,5 h

+ Khi L0 nm (chiều dài cực gate) được giữ cố định, T ox thay đổi do quá trình sản xuất (do điều khiển nhiệt độ, thời gian không chuẩn xác)

Bảng 4.7 Ảnh hưởng của Tox lên PSRR của mạch tham chiếu điện áp Độ dày SiO 2 (T ox ) (nm) PSRR (dB)

117 + Khi độ dày SiO 2 = 3nm (độ dày lớp SiO 2 tại cực cổng) được giữ cố định, chiều dài kênh dẫn thay đổi:

Bảng 4.8 Ảnh hưởng của chiều dài kênh dẫn L lên PSRR của mạch tham chiếu

Qua các kết quả được trình bày trong bảng 4.7 và bảng 4.8 ở trên, ta có thể nhận thấy rằng thông số PSRR của mạch tham chiếu điện áp chịu ảnh hưởng bởi thay đổi trong chiều dài kênh dẫn lớn hơn nhiều so với sự thay đổi trong độ dày lớp SiO2 tại cực cổng, hay nói cách khác PSRR nhạy cảm hơn bởi L so với Tox

Vì vậy, trong quá trình sản xuất, các kỹ thuật viên vận hành sản xuất cần chú ý kiểm soát quá trình tạo ra chiều dài kênh dẫn, hay là kiểm soát độ rộng của các lớp dẫn diện giữa các cực cổng của MOSFET với nhau trong vi mạch