báo cáo thực hành điện tử số chủ đề thiết kế láp ráp

Mục tiêu của nhóm. Hoàn thành tốt môn học và đạt điểm 8 trở lên. Biết Thiết kế, lắp ráp, khảo sát mạch điện tử số cơ bản. Hoàn thành công việc thiết kế, lắp ráp, khảo sát và ghi lại s

Trang 1

BỘ CÔNG THƯƠNG

TRƯỜNG ĐẠI HỌC CÔNG NGHIỆP HÀ NỘI

-*** -BÁO CÁO THỰC HÀNH SỐ 1HỌC PHẦN: ĐIỆN TỬ SỐ

HÀ NỘI – 2024

Trang 2

BIÊN BẢN THÀNH LẬP NHÓM

I Thông tin chung. Nhóm: 4

 Số lượng thành viên: 3  Ngày bắt đầu: 17/5/2024 Ngày kết thúc: 14/6/2024 Tên các thành viên:

1 Nguyễn Văn Sang 2022606126 20232FE6002005 42 Phạm Văn Thiên Vũ 2022605563 20232FE6002005 43 Nguyễn Tiến Đạt 2022602331 20232FE6002005 4II Mục tiêu của nhóm.

 Hoàn thành tốt môn học và đạt điểm 8 trở lên. Biết Thiết kế, lắp ráp, khảo sát mạch điện tử số cơ bản.

 Hoàn thành công việc thiết kế, lắp ráp, khảo sát và ghi lại số liệu của các bài tập thực hành.

 Hoàn thiện báo cáo.III Kế hoạch làm việc nhóm.

Khảo sát IC cổng logic cơ bản

Khảo sát và ghi kết quả

Nguyễn Tiến Đạt,Phạm Văn Thiên Vũ, Nguyễn Văn

Vẽ mạch trên fritzing

Nguyễn Văn Sang, Phạm Văn Thiên Vũ

1.2 Thiết kế, lắp

ráp, khảo sát

Thiết kế, môphỏng proteus.

Nguyễn Văn

Trang 3

mạch cộng, trừ nhị phân một bit

Lắp ráp

Nguyễn Văn Sang, Phạm Văn Thiên Vũ, Nguyễn Tiến ĐạtVẽ mạch

trên fritzing

Phạm Văn Thiên Vũ

Thiết kế, lắp ráp, khảo sát mạch cộng, trừ nhị phân 4 bit sử dụng IC 7483

Thiết kế, lắp ráp, mô phỏng proteus.

Nguyễn Văn Sang

17/5/2024Vẽ mạch

trên fritzing

Nguyễn Tiến Đạt,Phạm Văn Thiên Vũ

Thiết kế, lắp ráp, khảo sát mạch phân kênh (DEMUX1-4), mạch hợp kênh (MUX 4-1) sử dụng IC cổng logic cơ bản.

Nguyễn Văn Sang

24/5/2024Lắp ráp

Nguyễn Văn Sang (MUX),Nguyễn Tiến Đạt,Phạm Văn Thiên VŨ

(DEMUX)Vẽ mạch

trên fritzing

Nguyễn Tiến Đạt,Phạm Văn Thiên Vũ

Thiết kế, lắp ráp, khảo sát mạch giải mã (DECODER 2-4), mã hóa (ENCODER 4-2) sử dụng IC cổng logic cơ bản.

Nguyễn VănSang

24/5/2024Lắp ráp

Phạm Văn Thiên Vũ

(DECODER)Vẽ mạch

trên fritzing Nguyễn Tiến Đạt

1.6 Khảo sát IC

giải mã 7 đoạn

Thiết kế, môphỏng proteus, lắp

Nguyễn Văn

Trang 4

ráp.Vẽ mạch

Khảo sát các ICphần tử nhớ cơ bản

Khảo sát vàghi kết quả

Nguyễn Văn Sang, Phạm Văn Thiên Vũ,

Nguyễn Tiến Đạt 31/5/2024Vẽ mạch

trên fritzing

Phạm Văn ThiênVũ, Nguyễn Tiến

Thiết kế, lắp ráp và khảo sát bộ đếm thuận, nhị phân, đồng bộ, Kđ = 4 sử dụng FF-D

Thiết kế, môphỏngproteus.

Nguyễn VănSang

31/5/2024Lắp ráp

Nguyễn VănSang, Phạm Văn

Thiên VũVẽ mạch

Thiết kế, lắp ráp và khảo sát bộ đếm ngược, nhị phân, đồng bộ, Kđ = 4 sử dụng FF-D

Nguyễn VănSang

31/5/2024Lắp ráp

ĐạtVẽ mạch

trên fritzing

Nguyễn QuangĐăng

Thiết kế, lắp ráp và khảo sát bộ đếm thuận, nhị phân, đồng bộ, Kđ = 8 sử dụng FF-JK

Thiết kế, môphỏngproteus, lắp

Nguyễn VănSang

31/5/2024Vẽ mạch

2.5 Thiết kế, lắp

ráp và khảo sát

Nguyễn VănSang

7/6/2024

Trang 5

bộ đếm thuận/nghịch, nhị phân, đồng bộ với Kđ = 4 sử dụng FF-JK

Lắp ráp Phạm Văn ThiênVũ

Vẽ mạch

Thiết kế, lắp ráp và khảo sát bộ đếm thuận/nghịch, nhị phân, đồng bộ với Kđ = 4 sử dụng FF-JK

Nguyễn VănSang

7/6/2024Lắp ráp

ĐạtVẽ mạch

Thiết kế, lắp ráp và khảo sát bộ đếm thuận, nhị phân, không đồng bộ với Kđ = 8 sử dụng FF-JK

Nguyễn VănSang

7/6/2024Lắp ráp

Phạm Văn ThiênVũ, Nguyễn Văn

SangVẽ mạch

Thiết kế, lắp ráp và khảo sát bộ ghi dịch 8 bit sử dụng FF-JK và IC cổng logic cơ bản

Nguyễn VănSang

7/6/2024Lắp ráp

Phạm Văn ThiênVũ, Nguyễn VănSang, Nguyễn

Tiến ĐạtVẽ mạch

C Làm báo cáo + In báo cáo Nguyễn Văn

Sang 14/6/2024

Trang 6

I PHIẾU GIAO BÀI THỰC HÀNH SỐ 1 HỌC PHẦN ĐIỆN TỬ SỐ - FE6002II Thông tin chung

Họ và tên sinh viên :

1, Nguyễn Văn Sang MSV: 20226061262, Phạm Văn Thiên Vũ MSV: 20226055633, Nguyễn Tiến Đạt MSV: 2022602331Nhóm: 4 Lớp: 20232FE6002005 Khoá: 17

III.Nội dung thực hiện:

1 Tên chủ đề: Thiết kế, lắp ráp, khảo sát mạch điện tử số cơ bản (L3)2 Hoạt động của sinh viên:

2.1 Thiết kế, lắp ráp, khảo sát mạch logic tổ hợp.2.2 Thiết kế, lắp ráp, khảo sát mạch logic tuần tự

3 Sản phẩm:

3.1 Hoàn thành công việc thiết kế, lắp ráp, khảo sát và ghi lại số liệu của cácbài tập thực hành trong mục 2 theo đúng các buổi thực hành dưới sự hướng dẫncủa giảng viên.

3.2 Báo cáo thực hành thông qua báo cáo kỹ thuật.

IV.Yêu cầu bản báo cáo thực hành: Trình bày đầy đủ các nội dung, bao

Trang 7

1.4.1 Sơ đồ thiết kế1.4.2 Sơ đồ lắp ráp

1.4.3 Phân tích kết quả thực hành

1.5.Thiết kế, lắp ráp, khảo sát mạch giải mã (DECODER 2-4), mã hóa(ENCODER 4-2) sử dụng IC cổng logic cơ bản.

1.5.3 Phân tích kết quả thực hành1.6.Khảo sát IC giải mã 7 đoạn1.6.1 Sơ đồ thiết kế

1.6.2 Sơ đồ lắp ráp

Phần B Khảo sát mạch logic tuần tự

2.1.Khảo sát các IC phần tử nhớ cơ bản2.1.1 Sơ đồ chân

2.3.Thiết kế, lắp ráp và khảo sát bộ đếm ngược, nhị phân, đồng bộ, Kđ = 4 sửdụng FF-D

2.4.Thiết kế, lắp ráp và khảo sát bộ đếm thuận, nhị phân, đồng bộ, Kđ = 8 sửdụng FF-JK

2.5.Thiết kế, lắp ráp và khảo sát bộ đếm ngược, nhị phân, đồng bộ, Kđ = 8sử dụng FF-JK

2.6.Thiết kế, lắp ráp và khảo sát bộ đếm thuận/nghịch, nhị phân, đồng bộ với

Trang 8

Kđ = 4 sử dụng FF-JK2.6.1 Sơ đồ thiết kế2.6.2 Sơ đồ lắp ráp

2.7.Thiết kế, lắp ráp và khảo sát bộ đếm thuận, nhị phân, không đồng bộ vớiKđ = 8 sử dụng FF-JK

2.8.Thiết kế, lắp ráp và khảo sát bộ ghi dịch 8 bit sử dụng FF-JK và IC cổnglogic cơ bản (nếu cần).

Phụ lục (nếu có)

* Quyển báo cáo được trình bày trang giấy A4

Hà Nội, ngày tháng năm2024

Giảng viên hướng dẫn Sinh viên thực hiện

Nguyễn Văn SangPhạm Văn Thiên Vũ Nguyễn Tiến Đạt

Trang 9

Hình ảnh 1-2

Trang 10

c Phân tích kết quả thực hành

Chân (1) Chân (2) Chân (3) Chân (4) Chân (5) Chân (6)

Trang 12

Hàm logic Ký hiệu logic

Trang 15

Y=A.B

Trang 16

1.1.5 IC7432 (OR)

a Sơ đồ chân

b Sơ đồ lắp ráp

Trang 17

Y=A+B

Trang 18

b Sơ đồ lắp ráp

Trang 19

- Mạch gồm:

3 đầu vào: A , B , Ciii-1.2 đầu ra: S (tổng), C (số nhớ)i i

Trang 20

b Bảng trạng thái:

Phương trình:

c Sơ đồ mô phỏng mạch trên phần mềm Proteus:

d Sơ đồ lắp ráp mạch cộng trên Fritzing

Trang 21

e Phân tích kết quả thực hành mạch cộng (FA)

a Sơ đồ thiết kế mạch trừ (FS). Mạch có

 3 đầu vào: A , B , Ciii-1. 2 đầu ra: H (hiệu), C (số nhớ)i i.

b Bảng trạng thái:

 Phương trình:

Trang 22

c Sơ đồ mô phỏng mạch trên phần mềm Proteus:

d Sơ đồ lắp ráp mạch trừ trên Fritzing

e Phân tích kết quả thực hành mạch trừ (FS).

1.3 Thiết kế, lắp ráp, khảo sát mạch cộng, trừ nhị phân 4 bit sử dụng IC 7483

1.3.1 Mạch cộng nhị phân 4 bit sử dụng IC 7483a Bảng trạng thái

Trang 23

b Sơ đồ chân

c Sơ đồ nguyên lý

Trang 24

d Sơ đồ mô phỏng trên Proteus

e Sơ đồ lắp ráp mạch cộng 4 bit

f Phân tích kết quả thực hành mạch cộng 4 bit

Trang 25

1.3.2 Mạch trừ nhị phân 4 bit sử dụng IC 7483

a Sơ đồ chân

b Sơ đồ mô phỏng trên Proteus

c Sơ đồ lắp ráp

Trang 26

1.4Thiết kế, lắp ráp, khảo sát mạch phân kênh (DEMUX 1-4), mạch hợpkênh (MUX 4-1) sử dụng IC cổng logic cơ bản.

1.4.1 Sơ đồ thiết kế mạch phân kênh(DEMUX1-4)a Sơ đồ thiết kế

 Mạch có :

 Một đầu vào biến X. 4 đầu ra: Y3,Y2,Y1,Y0. Hai đầu vào điều khiển: A1;A0

Trang 27

c Sơ đồ mạch mô phỏng trên phần mềm proteus

d Sơ đồ lắp ráp mạch MUX

e Phân tích kết quả thực hành mạch MUX

Trang 28

1.4.2 Mạch hợp kênh (MUX 4-1)a Sơ đồ thiết kế

 Mạch gồm có:

 4 đầu vào biến: X3, X2, X1, X0. 2 đầu vào điều khiển: A1, A0. 1 đầu ra Y.

Trang 29

d Phân tích kết quả thực hành

1.5: Thiết kế, lắp ráp, khảo sát mạch giải mã (DECODER 2-4), mã hóa (ENCODER 4-2) sử dụng IC cổng logic cơ bản.

1.5.1: Sơ đồ thiết kế giải mã (DECODER 2-4).a Sơ đồ thiết kế

Gọi A, B là 2 biến đầu vàoQ0, Q1, Q2, Q3 là 4 biến đầu ra.- Bảng trạng thái:

Trang 30

b Sơ đồ logic:

c Sơ đồ mạch mô phỏng trên phần mềm proteus:

d Phân tích kết quả thực hành giải mã (DECODER 2-4)

Trang 31

1.5.3: Sơ đồ thiết kế mã hóa (ENCODER 4-2)a Sơ đồ thiết kế:

Gọi X , X , X , X là các biến đầu vào.0123Y0, Y là các biến đầu ra.1

Y =X +X123

b Sơ đồ mạch mã hóa ENCODER 4-2:

c Sơ đồ mô phỏng mạch trên phần mềm proteus:

Trang 32

d Phân tích kết quả thực hành mã hóa (ENCODER 4-2)

Trang 34

PHẦN B: KHẢO SÁT MẠCH LOGIC TUẦN TỰ

2.1 Khảo sát các IC phần tử nhớ cơ bản(SR - FF)2.1.1 Phần tử FF-SR

a Sơ đồ chân Ký hiệu:

 Sơ đồ logic:

 Phương trình đặc trưng:{Qn+1=S+ R Qn

R S=0

 Mạch mô phỏng:

Trang 35

2.2: Thiết kế, lắp ráp và khảo sát bộ đếm thuận, nhị phân, đồng bộ với Kđ = 4 sửdụng FF-JK

2.2.1: Sơ đồ thiết kế

Vì Kđ=4=22 nên ta sử dụng 2 FF-JK để thiết kế bộ đếm.- Đồ hình trạng thái:

- Mã hóa đồ hình trạng thái:

- Bảng trạng thái:

- Tối thiểu hóa bằng bảng Karnaugh để tìm phương trình đầu vào kích:

- Sơ đồ logic:

Trang 36

2.2.2: Sơ đồ lắp ráp

 Mô phỏng trên protues

 Sơ đồ lắp ráp trên Fritzing

Trang 37

2.3: Thiết kế, lắp ráp và khảo sát bộ đếm ngược, nhị phân, đồng bộ với Kđ = 4 sử dụng FF-D

2.3.1: Sơ đồ thiết kế:

Vì K = 4 = 2 nên sử dụng 2 D-FF để thiết kế bộ đếmđ 2- Đồ hình trạng thái:

Trang 38

- Sơ đồ logic:

2.3.1: Sơ đồ thiết kế:

 Sơ đồ lắp ráp trên Proteus

 Sơ đồ lắp ráp trên Fritzing

Trang 39

Trang 41

- Phương trình đầu vào kích:

Trang 44

- Phương trình đầu vào kích:Sơ đồ logic:

J =K =1BB

J =K =QAA0⊕ R

2.6.2: Sơ đồ lắp ráp

- Sơ đồ mạch mô phỏng trên phần mềm Proteus:

- Sơ đồ mạch lắp ráp trên Fritzing:

Trang 45

2.7.1 Sơ đồ thiết kế Kđ = 8 sử dụng FF-JK

Kđ= 8 nên dùng 3 FF-JK- Đồ hình trạng thái:

- Bảng chuyển đổi trạng thái đầu vào kích:

Trang 46

111 000 X1 X1 X1Kích sườn (-) xung CLK

- Phương trình logic:

J3 = K = 13 J = K = 12 2J = K = 11 1

-Phương trình xung nhịp:

CLK1 = CLKCLK = Q2 1CLK3 = Q2

- Sơ đồ mạch mô phỏng trên phần mềm Proteus:

- Sơ đồ lắp ráp trên Fritzing

2.7.3: Phân tích kết quả thực hành

Trang 47

n ≥ log 8 = 3 nên sử dụng 3 FF-JK2  Đồ hình trạng thái:

 Mã hóa đồ hình trạng thái:

 Bảng trạng thái:

 Bảng Karnaugh:

Trang 48

Ta có: