báo cáo thực hành điện tử số chủ đề thiết kế láp ráp

Mục tiêu của nhóm. Hoàn thành tốt môn học và đạt điểm 8 trở lên. Biết Thiết kế, lắp ráp, khảo sát mạch điện tử số cơ bản. Hoàn thành công việc thiết kế, lắp ráp, khảo sát và ghi lại s

Trang 1

HÀ NỘI – 2024

Trang 2

1 Nguyễn Văn Sang 2022606126 20232FE6002005 4

2 Phạm Văn Thiên Vũ 2022605563 20232FE6002005 4

3 Nguyễn Tiến Đạt 2022602331 20232FE6002005 4

II Mục tiêu của nhóm

 Hoàn thành tốt môn học và đạt điểm 8 trở lên

 Biết Thiết kế, lắp ráp, khảo sát mạch điện tử số cơ bản

 Hoàn thành công việc thiết kế, lắp ráp, khảo sát và ghi lại số liệu của các bài tập thực hành

 Hoàn thiện báo cáo

III Kế hoạch làm việc nhóm

ST

Ngày hoàn thiện

Ghi chú

Nguyễn Tiến Đạt,Phạm Văn Thiên

Vũ, Nguyễn Văn

Vẽ mạch trên fritzing

Nguyễn Văn Sang, Phạm Văn Thiên Vũ

1.2 Thiết kế, lắp

ráp, khảo sát

Thiết kế, môphỏng proteus

Nguyễn Văn

Trang 3

Phạm Văn Thiên Vũ

Nguyễn Văn Sang

17/5/2024

Nguyễn Tiến Đạt,Phạm Văn Thiên Vũ

Nguyễn Văn Sang

24/5/2024Lắp ráp

Nguyễn Văn Sang (MUX),Nguyễn Tiến Đạt,Phạm Văn Thiên VŨ

(DEMUX)

Nguyễn Tiến Đạt,Phạm Văn Thiên Vũ

Nguyễn VănSang

24/5/2024Lắp ráp

Phạm Văn Thiên Vũ

(DECODER)

Vẽ mạch trên fritzing Nguyễn Tiến Đạt

1.6 Khảo sát IC

giải mã 7 đoạn

Thiết kế, môphỏng proteus, lắp

Nguyễn Văn

Trang 4

Vẽ mạch trên fritzing Nguyễn Tiến Đạt

Nguyễn Văn Sang, Phạm Văn Thiên Vũ, Nguyễn Tiến Đạt 31/5/2024

Vẽ mạchtrên fritzing

Phạm Văn Thiên

Vũ, Nguyễn TiếnĐạt

Nguyễn VănSang

31/5/2024Lắp ráp

Nguyễn VănSang, Phạm VănThiên Vũ

Vẽ mạchtrên fritzing Nguyễn Tiến Đạt

Nguyễn VănSang

31/5/2024Lắp ráp

Phạm Văn Thiên

Vẽ mạchtrên fritzing

Nguyễn QuangĐăng

Nguyễn VănSang

31/5/2024

2.5 Thiết kế, lắp

ráp và khảo sát

Thiết kế, môphỏngproteus

Nguyễn VănSang

7/6/2024

Trang 5

Nguyễn VănSang

7/6/2024Lắp ráp

Phạm Văn Thiên

Nguyễn VănSang

7/6/2024Lắp ráp

Phạm Văn Thiên

Vũ, Nguyễn VănSang

Nguyễn VănSang

7/6/2024Lắp ráp

Phạm Văn Thiên

Vũ, Nguyễn VănSang, NguyễnTiến Đạt

C Làm báo cáo + In báo cáo Nguyễn Văn

Sang 14/6/2024

Trang 6

I PHIẾU GIAO BÀI THỰC HÀNH SỐ 1

HỌC PHẦN ĐIỆN TỬ SỐ - FE6002

II Thông tin chung

Họ và tên sinh viên :

1, Nguyễn Văn Sang MSV: 2022606126

2, Phạm Văn Thiên Vũ MSV: 2022605563

3, Nguyễn Tiến Đạt MSV: 2022602331

Nhóm: 4 Lớp: 20232FE6002005 Khoá: 17

III Nội dung thực hiện:

1 Tên chủ đề: Thiết kế, lắp ráp, khảo sát mạch điện tử số cơ bản (L3)

2 Hoạt động của sinh viên:

2.1 Thiết kế, lắp ráp, khảo sát mạch logic tổ hợp

2.2 Thiết kế, lắp ráp, khảo sát mạch logic tuần tự

3 Sản phẩm:

3.1 Hoàn thành công việc thiết kế, lắp ráp, khảo sát và ghi lại số liệu của cácbài tập thực hành trong mục 2 theo đúng các buổi thực hành dưới sự hướng dẫncủa giảng viên

3.2 Báo cáo thực hành thông qua báo cáo kỹ thuật

IV Yêu cầu bản báo cáo thực hành: Trình bày đầy đủ các nội dung, bao

Trang 8

* Quyển báo cáo được trình bày trang giấy A4

Hà Nội, ngày tháng năm2024

Giảng viên hướng dẫn Sinh viên thực hiện

Nguyễn Văn SangPhạm Văn Thiên Vũ Nguyễn Tiến Đạt

Trang 10

c Phân tích kết quả thực hành

Chân (1) Chân (2) Chân (3) Chân (4) Chân (5) Chân (6)

d Bảng trạng thái:

e Nhận xét:

Hàm logic Ký hiệu logic

Trang 11

1.1.2: IC7402(NOR)

a Sơ đồ chân

b Sơ đồ lắp ráp

Trang 12

Nhận xét:

1.1.3 IC7404 (NOT)

Trang 14

Nhận xét:

1.1.4 IC7408 (AND)

a Sơ đồ chân

Trang 15

Nhận xét:

Y=A.B

Trang 16

1.1.5 IC7432 (OR)

a Sơ đồ chân

Trang 17

Nhận xét:

1.1.6 IC7486 (XOR)

a Sơ đồ chân

Y=A+B

Trang 18

Trang 19

Y=A B⊕

Nhận xét:

1.2 Thiết kế, lắp ráp, khảo sát mạch cộng, trừ nhị phân một bit

1.2.1 Mạch cộng nhị phân một bit

a Sơ đồ thiết kế

- Mạch gồm:

3 đầu vào: A , B , Ci i i-1.

2 đầu ra: S (tổng), C (số nhớ)i i

Trang 20

b Bảng trạng thái:

Phương trình:

c Sơ đồ mô phỏng mạch trên phần mềm Proteus:

d Sơ đồ lắp ráp mạch cộng trên Fritzing

Trang 21

e Phân tích kết quả thực hành mạch cộng (FA)

1.2.1 Mạch trừ nhị phân một bit

a Sơ đồ thiết kế mạch trừ (FS)

 Mạch có

 3 đầu vào: A , B , Ci i i-1.

 2 đầu ra: H (hiệu), C (số nhớ)i i

b Bảng trạng thái:

 Phương trình:

Trang 22

c Sơ đồ mô phỏng mạch trên phần mềm Proteus:

d Sơ đồ lắp ráp mạch trừ trên Fritzing

e Phân tích kết quả thực hành mạch trừ (FS)

1.3 Thiết kế, lắp ráp, khảo sát mạch cộng, trừ nhị phân 4 bit sử dụng IC 7483

1.3.1 Mạch cộng nhị phân 4 bit sử dụng IC 7483

a Bảng trạng thái

Trang 23

b Sơ đồ chân

c Sơ đồ nguyên lý

Trang 24

d Sơ đồ mô phỏng trên Proteus

e Sơ đồ lắp ráp mạch cộng 4 bit

f Phân tích kết quả thực hành mạch cộng 4 bit

Trang 25

1.3.2 Mạch trừ nhị phân 4 bit sử dụng IC 7483

a Sơ đồ chân

b Sơ đồ mô phỏng trên Proteus

c Sơ đồ lắp ráp

Trang 26

1.4 Thiết kế, lắp ráp, khảo sát mạch phân kênh (DEMUX 1-4), mạch hợp kênh (MUX 4-1) sử dụng IC cổng logic cơ bản.

1.4.1 Sơ đồ thiết kế mạch phân kênh(DEMUX1-4)

 Mạch có :

 Một đầu vào biến X

 4 đầu ra: Y3,Y2,Y1,Y0

 Hai đầu vào điều khiển: A1;A0

Trang 27

c Sơ đồ mạch mô phỏng trên phần mềm proteus

d Sơ đồ lắp ráp mạch MUX

e Phân tích kết quả thực hành mạch MUX

Trang 28

1.4.2 Mạch hợp kênh (MUX 4-1)

 Mạch gồm có:

 4 đầu vào biến: X3, X2, X1, X0

 2 đầu vào điều khiển: A1, A0

Trang 29

d Phân tích kết quả thực hành

1.5: Thiết kế, lắp ráp, khảo sát mạch giải mã (DECODER 2-4), mã hóa (ENCODER 4-2) sử dụng IC cổng logic cơ bản.

1.5.1: Sơ đồ thiết kế giải mã (DECODER 2-4)

Gọi A, B là 2 biến đầu vào

Q0, Q1, Q2, Q3 là 4 biến đầu ra

Trang 30

b Sơ đồ logic:

c Sơ đồ mạch mô phỏng trên phần mềm proteus:

d Phân tích kết quả thực hành giải mã (DECODER 2-4)

Trang 31

1.5.3: Sơ đồ thiết kế mã hóa (ENCODER 4-2)

a Sơ đồ thiết kế:

Gọi X , X , X , X là các biến đầu vào.0 1 2 3

Y0, Y là các biến đầu ra.1

b Sơ đồ mạch mã hóa ENCODER 4-2:

c Sơ đồ mô phỏng mạch trên phần mềm proteus:

Trang 32

d Phân tích kết quả thực hành mã hóa (ENCODER 4-2)

1.6: Khảo sát IC giải mã 7 đoạn

1.6.2: Sơ đồ thiết kế:

1.6.3: Sơ đồ lắp ráp trên Fritzing và mô phòng trên Proteus

Trang 33

1.6.4: Phân tích kết quả thực hành

Trang 34

PHẦN B: KHẢO SÁT MẠCH LOGIC TUẦN TỰ

Trang 35

2.2: Thiết kế, lắp ráp và khảo sát bộ đếm thuận, nhị phân, đồng bộ với Kđ = 4 sửdụng FF-JK

Trang 36

2.2.2: Sơ đồ lắp ráp

 Mô phỏng trên protues

 Sơ đồ lắp ráp trên Fritzing

2.3.3: Phân Tích kết quả thực hành:

Trang 37

2.3: Thiết kế, lắp ráp và khảo sát bộ đếm ngược, nhị phân, đồng bộ với Kđ

Trang 38

- Sơ đồ logic:

 Sơ đồ lắp ráp trên Proteus

 Sơ đồ lắp ráp trên Fritzing

Trang 39

2.4 Thiết kế, lắp ráp và khảo sát bộ đếm thuận, nhị phân, đồng bộ với Kđ = 8

sử dụng FF-JK

Vì K =8=2 nên ta sử dụng 3 FF-JK để thiết kế bộ đếm.đ 3

- Đồ hình trạng thái:

- Mã hóa đồ hình trạng thái:

Trang 41

2.5: Thiết kế, lắp ráp và khảo sát bộ đếm ngược, nhị phân, đồng bộ với Kđ = 8

sử dụng FF-JK

Vì K =8=2 nên ta sử dụng 3 FF-JK để thiết kế bộ đếm.đ 3

- Mã hóa đồ hình trạng thái:

- Bảng trạng thái:

- Phương trình đầu vào kích:

Trang 43

2.6: Thiết kế, lắp ráp và khảo sát bộ đếm thuận/nghịch, nhị phân, đồng bộ với

Kd = 4 sử dụng FF-JK

2.6.1: Sơ đồ thiết kế

Vì Kđ=4=22 nên ta sử dụng 2 FF-JK

Vì theo yêu cầu đề bài thiết kế bộ đếm thuận/nghịch nên ta sẽ có thêm 1 đầu vào điều khiển R

Trang 44

- Phương trình đầu vào kích:

Sơ đồ logic:

J =K =1B B

J =K =QA A 0 ⊕ R

2.6.2: Sơ đồ lắp ráp

- Sơ đồ mạch mô phỏng trên phần mềm Proteus:

- Sơ đồ mạch lắp ráp trên Fritzing:

Trang 45

2.6.3:Phân tích kết quả thực hành

2.7 Thiết kế, lắp ráp bộ đếm thuận, nhị phân, không đồng bộ với Kđ = 8 sử dụng FF-JK

2.7.1 Sơ đồ thiết kế

Kđ = 8 sử dụng FF-JK

Kđ= 8 nên dùng 3 FF-JK

- Bảng chuyển đổi trạng thái đầu vào kích:

Q 3 Q 2 Q Q’3Q’2Q’1

Trang 46

111 000 X1 X1 X1Kích sườn (-) xung CLK

- Phương trình logic:

J 3 = K = 1 3 J = K = 1 2 2 J = K = 1 1 1

-Phương trình xung nhịp:

CLK 1 = CLK CLK = Q 2 1 CLK 3 = Q 2

- Sơ đồ mạch mô phỏng trên phần mềm Proteus:

- Sơ đồ lắp ráp trên Fritzing

Trang 47

2.8: Thiết kế, lắp ráp và khảo sát bộ ghi dịch 8 bit sử dụng FF-JK và IC cổng logic cơ bản (nếu cần)

2.8.1 Sơ đồ thiết kế

Ta có:

n ≥ log 8 = 3 nên sử dụng 3 FF-JK2

 Đồ hình trạng thái:

 Mã hóa đồ hình trạng thái:

 Bảng trạng thái:

 Bảng Karnaugh:

Trang 48

Ta có:

Trang 49

- Sơ đồ logic

2.8.2 Sơ đồ lắp ráp

2.8.3 Phân tích kết quả thực hành

Tiêu đề	Thiết kế, lắp ráp
Tác giả	Nguyễn Văn Sang, Phạm Văn Thiên Vũ, Nguyễn Tiến Đạt
Người hướng dẫn	PTS. Nguyễn Thị Thu Hà
Trường học	Trường Đại Học Công Nghiệp Hà Nội
Chuyên ngành	Điện Tử Số
Thể loại	Báo cáo thực hành
Năm xuất bản	2024
Thành phố	Hà Nội

Định dạng
Số trang	49
Dung lượng	7,74 MB