Bài thí nghiệm 3 môn học hệ thống số thiết kế, mô phỏng và hoàn thiện d flip flop bằng cách sử dụng j k flip flop (cho phép sử dụng các cổng logic khác nếu cần thiết)

Checklist cuối buổi 1 Tất cả các dây nối đã được gỡ và phân loại2 Tất cả các IC đều đã được nới lỏng trước khi nhấc ra khỏi breadboard3 Tất cả các IC đều đã được phân loại và trả lại đún

Trang 1

ĐẠI HỌC QUỐC GIA TP HỒ CHÍ MINH TRƯỜNG ĐẠI HỌC BÁCH KHOA KHOA KHOA HỌC VÀ KỸ THUẬT MÁY TÍNH

BÀI THÍ NGHIỆM 3

MÔN HỌC: HỆ THỐNG SỐ

Nhóm: 2 GVHD: Phan Đình Thế Duy

Trang 2

A Checklist đầu buổi

1 Khu vực quanh KIT TN trống trải, gọn gàng

2 KIT thí nghiệm đã chạy self-test và xác định không có dấu hiệu

lỗi

3 Các inputs và outputs của KIT hoạt động bình thường

4 Đo hiệu điện thế nguồn VCC của KIT đạt 5V

B Checklist cuối buổi

1 Tất cả các dây nối đã được gỡ và phân loại

2 Tất cả các IC đều đã được nới lỏng trước khi nhấc ra khỏi

breadboard

3 Tất cả các IC đều đã được phân loại và trả lại đúng ngăn đựng

4 Thu dọn và trả KIT thí nghiệm

5 Thu dọn và hoàn trả VOM

6 Thu dọn và hoàn trả oscilloscope (nếu có)

7 Dọn sạch khu vực làm việc

C Phần chuẩn bị cho từng bài tập (Phần 2.3):

I Bài 2.3.1: Thiết kế, mô phỏng và hoàn thiện D Flip-Flop bằng cách sử

dụng J-K Flip-flop (cho phép sử dụng các cổng logic khác nếu cần thiết)

1 Các bước cơ bản để giải quyết bài toán:

Ta cần sử dụng thêm IC 7404, IC 7473 Để tìm cách mắc J-K Flip-Flop sao cho nó hoạt động như D Flip-Flop, ta thực hiện các bước sau:

- Đầu tiên, ta cần xét qua bảng thực trị của D Flip-Flop: (HT: hiện tại, KT: kế tiếp)

D 𝑸𝑯𝑻 𝑸𝑲𝑻

0 0 0

0 1 0

1 0 1

1 1 1 Bảng 1: Bảng thực trị D Flip-Flop

Trang 3

- Tiếp theo ta kết hợp bảng thực trị của D Flip-Flop và các đầu vào của

Bảng 2: Bảng thực trị của D Flip-Flop thông qua J-K Flip-Flop

- Dùng Bìa Karnaugh để thiết lập mối quan hệ giữa D và J, K:

2 Sơ đồ luận lý:

Trang 4

Hình 1: Sơ đồ luận lý thí nghiệm 2.3.1

- Bước 3: Nối chân SW1 với chân 1 của IC7404 và chân 14 (J1) của IC7473

- Bước 4: Chân 2 của IC7404 nối vào chân 3 (K1) của IC7473

- Bước 5: Chân 1 (CLK1) của IC7473 nối vào Key0 của KIT để tạo nhịp đồng bộ thủ công

- Bước 6: Chân 2 (CLR1) của IC7473 nối vào SW2 luôn bật

- Bước 7: Nối chân 13 và chân 12 của IC7473 vào LED1 và LED0 của KIT

- Bước 8: Bật nguồn KIT và kiểm tra mạch theo mô phỏng trên Logisim

4 Mô phỏng sơ đồ mạch trên phần mềm:

Do không nhóm em không thể tìm thấy IC7473 trên Logisim nên chúng em đã

mô phỏng J-K FF sao cho giống datasheet nhất có thể

Hình 2: Mô phỏng thí nghiệm 2.3.1 trên Logism

NETLIST CỦA THÍ NGHIỆM 2.3.1 (IC7404: U1, IC7473: U2)

Trang 5

5 SW1 Chân 1 của U

Bảng 5: Kiểm tra tính đúng đắn của mạch lắp

II Bài 2.3.2: Thiết kế, mô phỏng và thực hành lắp mạch sơ đồ mạch bên

dưới đây:

Hình 2: Sơ đồ mạch được yêu cầu thực hiện

a Giả sử QA, QB, QC được nối với các LED Hiện tượng xảy ra với các LED là gì? Sự khác biệt đó là gì?

b Cần tối thiểu bao nhiêu D Flip-Flop để có thể xây dựng nên một mạch số

mà tần số đầu ra nhỏ hơn 16 lần so với tần số đầu vào của CLOCK

Trang 6

Để giải quyết bài toán, ta cần sử dụng ít nhất 2 IC7474 (vì mỗi IC chứa 2 D

Flip-Flop) để tạo thành 3 D Flip-Flop nối bất đồng bộ với nhau Có thể nhận

thấy đây là mạch đếm từ 0 → 23− 1 = 7 Mạch đếm tổng cộng 8 giá trị

2 Thiết kế mạch số:

- Bước 1: Bước 1: Nối nguồn 5V đến bảng dương ( + ) của KIT và nối đất

( GND) vào bảng ( - ) của KIT

- Bước 2: Lắp 2 IC 7474 vào Breadboard (IC1 bên trái)

- Bước 3: Nối dây từ chân 14 của IC1 và chân 14 của IC2 đến bảng ( + )

của KIT và nối dây từ chân 7 của IC1 và chân 7 của IC2 đến bảng ( - )

của KIT

- Bước 4: Nối các chân 1, 4, 10, 13 của IC1 cà chân 1, 4, 10, 13 của IC2

vào chung một SW0 trên KIT Bật SW0 lên 1 (vì PRE và CLR của

IC7474 là tích cực mức thấp)

- Bước 5: Chân 3 của IC1 nối vào CLK của KIT Output QA, QB, QC lần

lượt là chân 6 và chân 8 của IC1 và là chân 6 của IC2 nối đến các LED0,

1, 2

- Bước 6: Từ LED0 nối dây qua chân 2 của IC1 và LED1 nối dây qua

chân 12 của IC1 Nối LED2 qua chân 2 của IC2

- Bước 7: Các Output chân 5 và chân 9 của IC 1 lần lượt nối vào chân 11

của IC1 và chân 3 của IC2

- Bước 8: Bật nguồn của KIT và quan sát hiện tượng

3 Mô phỏng sơ đồ mạch trên phần mềm:

Trang 7

NETLIST CỦA THÍ NGHIỆM 2.3.2 (IC7474: U1 (bên trái),

IC7474: U2 (bên phải) )

Trang 8

Sau khi hoàn tất các bước trên, bắt đầu thực hành để kiểm tra độ chính xác

Số xung

clock

CLK (Key0)

QC (LED2) QB (LED1) QA (LED0)

Bảng 7: Kiểm tra tính đúng đắn của mạch

5 Trả lời các câu hỏi:

a Các LED 0, 1, 2 tương ứng với QA, QB, QC thay đổi theo nguyên tắc mạch đếm lên từ 0 → 7 với QA là LSB và QC là MSB

Số xung clock

QC(LED2) QB (LED1) QA (LED0)

Khởi tạo bằng 0

Trang 9

6 1 1 0

Bảng 8: Sự thay đổi của các output

Từ bảng trên ta rút ra được nhận xét rằng tần số của LED0 lớn gấp 2 lần tần

số của LED 1 và gấp 4 lần tần số của LED2 LED0 có tần số bằng 0.5 lần tần

số của CLK

KẾT LUẬN: Đây là mạch đếm lên bấ đồng bộ từ 0 → 7

b Qua thí nghiệm (a) ta có thể thấy rằng trong mạch bất đồng bộ, cứ qua một Flip-Flop thì tần số output của nó sẽ giảm đi 2 lần Nên tần số output của D Flip-Flop cuối cùng sẽ giảm đi 2𝑛 so với tần số của input là CLK

Do đó, để output có tần số bé hơn 16 lần tương đương 24 lần so với tần

số input thì ta cần sử dụng tối thiểu 4 D Flip-Flop hay 2 con IC7474

III Bài 2.3.3: Cho mạch số và biểu đồ xung như dưới đây:

Hình 4: Mạch 2.3.3 và biểu đồ xung

a Thiết kế và mô phỏng sơ đồ mạch trên Logisim

b Hoàn thành giản đồ thời gian cho A, B và z dựa vào biểu đồ xung phía trên

Để giải quyết bài toán, ta sử dụng bảng chân trị của J-K Flip-Flop, D Flip-Flop kích cạnh xuống và đối chiếu với waveform để tính toán sơ đồ thời gian của A, B

và z:

Trang 10

Bảng 10: Bảng chân trị D Flip-Flop kích cạnh xuống

2 Mô phỏng mạch trên Logisim:

Trang 11

Hình 5: Mô phỏng sơ đồ mạch trên Logisim (Sử dụng cổng NOT để kích cạnh xuống xung CLOCK cho D Flip-Flop)

NETLIST CỦA THÍ NGHIỆM 2.3.3 (IC7408: U1, IC7404: U2,

IC7474: U3, IC7473: U4, IC7432: U5 )

Trang 13

Hình 6: Giản đồ thời gian thí nghiệm 2.3.3

D Checklist cho từng bài tập, sử dụng khi lên lớp

1 Bài 2.3.1:

1 KIT thí nghiệm đã tắt trước khi cắm IC

2 Kiểm tra và nắn lại chân IC

3 Các chân IC đã được đặt chuẩn xác vị trí vào các lỗ trên

breadboard

4 Các chân IC đã được kết nối điện với breadboard

5 Tất cả các kết nối giữa KIT và chân IC đều tốt

6 VCC và GND trên KIT không bị chạm nhau (không

breadboard

Trang 14

breadboard

Trang 15

E Phiếu chấm kết quả thí nghiệm

Lưu ý quan trọng:

- Nhóm thí nghiệm in và mang theo phiếu này vào lớp

- Sau khi hoàn thành mỗi bài thí nghiệm, nhóm sinh viên thực hiện demo / báo cáo kết quả với GVHD để GVHD đánh dấu hoàn thành bài tập vào phiếu này

- Nhóm thí nghiệm nộp lại phiếu này cho GVHD vào cuối buổi học

NHÓM

(Ghi gheo hướng dẫn của GV)

Trang 16

ĐẠI HỌC QUỐC GIA TP HỒ CHÍ MINH TRƯỜNG ĐẠI HỌC BÁCH KHOA KHOA KHOA HỌC VÀ KỸ THUẬT MÁY TÍNH

BÀI THÍ NGHIỆM 4

MÔN HỌC: HỆ THỐNG SỐ

Nhóm: 2 GVHD: Phan Đình Thế Duy

Trang 17

A Checklist đầu buổi

thành

1 Khu vực quanh KIT TN trống trải, gọn gàng

2 KIT thí nghiệm đã chạy self-test và xác định không có

dấu hiệu lỗi

3 Các inputs và outputs của KIT hoạt động bình thường

4 Đo hiệu điện thế nguồn VCC của KIT đạt 5V

Thí nghiệm 1

1 Yêu cầu thí nghiệm

Thiết kế và mô phỏng Full Adder được xây dựng từ Half Adders trong Logisim

2 Hướng giải quyết

Bảng chân trị Half Adder

Từ bảng chân trị trên ta rút ra được biểu thức logic của mạch Half Adder như sau:

S=A⊕B C=A.B

Trang 18

Từ 2 bảng chân trị trên có thể thấy:

+ Cổng S của Full Adder được tạo từ cổng S của Half Adder EXOR với cổng Cin

+ Cổng Cout của Full Adder được tạo từ cổng C của Half Adder OR với cụm cổng Cin AND cụm A EXOR B

3 Sơ đồ luận lý

Trang 19

4 Sơ đồ nối mạch

SƠ ĐỒ NỐI DÂY CỦA MẠCH

(Gọi tắt IC7486 là U1, IC7408 là U2, IC 7432 là U3)

Số thứ tự Đầu thứ nhất Đầu còn lại

Trang 20

5 Mô phỏng

6 Checklist thí nghiệm 1

thành

2 Kiểm tra và nắn lại chân IC X

3 Các chân IC đã được đặt chuẩn xác vị trí vào

các lỗ trên breadboard

4 Các chân IC đã được kết nối điện với

breadboard

6 VCC và GND trên KIT không bị chạm nhau

Trang 21

II Thí nghiệm 2

1 Yêu cầu thí nghiệm

Thiết kế, mô phỏng và triển khai Ripple Carry Adder 4 bit bằng IC 7483

- Full Adder là một mạch tổ hợp số học biểu diễn một phép cộng trên 3 số nhị phân 1-bit và cho ra một bit tổng (S) và một bit dư (Carry - C)

- Một Ripple Carry Adder là một mạch logic mà carry-out (Cout) của mạch Full Adder liền trước là Carry-in (Cin) của mạch Full Adder thực hiện cộng bit có giá trị hơn liền kề Nguyên lí này sẽ được hiện thực trên mạch thông qua việc nối cổng Cout của mạch Full Adder liền trước vào cổng Cin của Full Adder liền kề, sau đó lại thực hiện phép cộng với hai bit có cùng hàng đơn vị, cho ra bit tổng (Sum-S), truyền bit dư (Cout) cho mạch Full Adder tiếp theo

- Để thực hiện việc cộng xếp tầng N-bit thì cần có N mạch Full Adder IC

7483 được tích hợp 4 mạch Full Adder nên chúng ta chỉ cần sử dụng 1 IC

7483 khi hiện thực mạch 4-bit Ripple Carry Adder

3 Sơ đồ luận lý

Trang 22

SƠ ĐỒ NỐI DÂY

Trang 23

thành

breadboard

1 Yêu cầu đề bài

- Thiết kế, mô phỏng và triển khai Bộ đếm UP không đồng bộ

MOD-10 bằng J-K Flip-Flops (IC 7473)

- Để thiết kế mạch đếm lên bất đồng MOD 10 (đếm từ 0 đến 9 rồi

về 0), ta cần sử dụng ít nhât 4 J-K FF nối bất đồng bộ với nhau vì mạch đếm cần 4 bit Tức là cần xài 2 IC 7473 kích cạnh xuống Mỗi một IC 7473 có 2 J-K FF tương ứng với 2 cổng CLR tích cực mức thấp, khi tất cả các cổng CLR được kích hoạt, bộ đếm sẽ được reset

và 0 Kết luận cuối cùng vầ ý tưởng giải quyết là ta cần thiết kế một biểu thức logic với đầu vào là các bit đầu ra của 4 FF và đầu ra nối vào các chân CLR của FF để khi bộ đếm đến 10 thì lặp tức chân

Trang 25

SƠ ĐỒ NỐI DÂY CỦA MẠCH: (FF1 là LSB, FF4 là MSB)

Số thứ tự Đầu thứ nhất Đầu còn lại

19 Chân 3 của IC 7408 Chân R của FF4

Trang 26

5 Mô phỏng

thành

breadboard

Trang 27

Checklist cuối buổi

1 Tất cả các dây nối đã được gỡ và phân loại

2 Tất cả các IC đều đã được nới lỏng trước khi nhấc ra khỏi

breadboard

3 Tất cả các IC đều đã được phân loại và trả lại đúng ngăn đựng

4 Thu dọn và trả KIT thí nghiệm

5 Thu dọn và hoàn trả VOM

6 Thu dọn và hoàn trả oscilloscope (nếu có)

7 Dọn sạch khu vực làm việc

Trang 28

I Phiếu chấm kết quả thí nghiệm

Lưu ý quan trọng:

- Nhóm thí nghiệm in và mang theo phiếu này vào lớp

- Sau khi hoàn thành mỗi bài thí nghiệm, nhóm sinh viên thực hiện demo / báo cáo kết quả với GVHD để GVHD đánh dấu hoàn thành bài tập vào phiếu này

- Nhóm thí nghiệm nộp lại phiếu này cho GVHD vào cuối buổi học

NHÓM

(Ghi gheo hướng dẫn của GV)

Bài thí nghiệm Bài soạn Thực hành

1

2

3

Tiêu đề	Thiết kế, mô phỏng và hoàn thiện D Flip-Flop bằng cách sử dụng J-K Flip-Flop (cho phép sử dụng các cổng logic khác nếu cần thiết)
Tác giả	Lê Thành Nghĩa, Phạm Bùi Trí Dũng, Tạ Tiến Tài, Nguyễn Duy Ngọc
Người hướng dẫn	Phan Đình Thế Duy
Trường học	Đại học Quốc gia TP. Hồ Chí Minh
Chuyên ngành	Hệ thống số
Thể loại	bài thí nghiệm
Năm xuất bản	2023
Thành phố	TP. Hồ Chí Minh

Định dạng
Số trang	28
Dung lượng	1,05 MB