Nghiên cứu thiết kế lõi ip điều khiển tftlcd

TÓM TẮT NỘI DUNG NGHIÊN CỨU IP TFT LCD Controller tương thích với AMBA AHB Avalon bus IP core dùng để điều khiển TFT LCD panel Các IP core giao tiếp với vi xử lý nhớ liệu thông qua môi trường AMBA AHB bus hay Avalon bus Các IP core truy xuất trực tiếp vào nhớ tự động xuất liệu TFT LCD sau vi xử lý cấu hình ghi điều khiển Do sử dụng IP core giúp giảm bớt công việc cho vi xử lý Các IP core có hỗ trợ ngắt lập trình đuợc, ngắt bật lên thời điểm khác tùy vào việc lập trình ghi điều khiển ngắt Vi xử lý dựa vào ngắt để thay đổi chế độ hoạt động IP core cần thiết Các IP core dễ dàng tích hợp SOC hay sử dụng thiết kế ASIC Các IP core tổng hợp, kiểm tra kỹ lưỡng phần mềm Synopsys Các IP core kiểm tra FPGA cách tích hợp IP core vào SOPC Altera Actel IP tương thích với Avalon bus kiểm tra kit DE2 với số IP Altera như: Avalon bus, CPU NIOS II, SRAM controller, interrupt controller… IP tương thích với AMBA AHB bus kiểm tra kit Fushion với số IP Altera nhu: AMBA AHB bus, CPU CotexM1, SRAM controller, interrupt controller… Thiết kế thành công hai lõi IP có vai trị lớn việc phát triển vi điều khiển 32-bit hay 64-bit ICDREC Bên cạnh tính IP core cạnh tranh với IP khác thể giới Vì vậy, IP tạo nên phong phú cho ngân hàng IP ICDREC I SUMMARY OF RESEARCH CONTENT The TFT LCD Controllers IP cores compatible with AMBA AHB and Avalon bus, are used for controlling the TFT LCD panel The IP cores interface with the processor and memory through the AMBA AHB bus or the Avalon bus After being configured, the IP cores can directly access the memory and automatically export data to the TFT LCD Therefore, using the IP cores will reduce the work for the processor Each IP core supports a programmable interrupt This interrupt is active at different times depending on programming the interrupt controller registers Processors will base on this interrupt to change the operating mode of the IP cores if it is necessary These IP cores are easily integrated in the SOC or used in ASIC design The IP cores have been synthesized, verified carefully by Synopsys software The IP cores have been debugged on the FPGA by integrating the IP cores on SoPC of Altera and Actel The IP core which is compatible with the Avalon bus is debugged on the DE2 kit, together with some Altera IPs such as Avalon bus, NIOS II CPU, SRAM controller, interrupt controller The IP core which is compatible with AMBA AHB bus is debugged on the Fushion DEV kit, together with some Actel IPs such as: AMBA AHB bus, CotexM1 CPU, SRAM controller, interrupt controller The success in designing these IP cores has a large role in the development of 32bits and 64-bits microcontroller of ICDREC Besides, the features of the IP cores can compete with the other IP in the world So these IP will enrich the IP bank of ICDREC II MỤC LỤC TÓM TẮT NỘI DUNG NGHIÊN CỨU I SUMMARY OF RESEARCH CONTENT II MỤC LỤC III MỤC LỤC HÌNH XI MỤC LỤC BẢNG XVIII DANH SÁCH CÁC CHỮ VIẾT TẮT XXI Chƣơng 1: BÁO CÁO TỔNG QUAN 1.1 Thông Tin Về Đề Tài/Dự Án 1.1.1 Tên Đề Tài/Dự Án 1.1.2 Tổ Chức Chủ Trì Thực Hiện Đề Tài/Dự Án 1.1.3 Chủ Nhiệm Đề Tài/Dự Án 1.1.4 Thời Gian Thực Hiện 1.1.5 Tổng Kinh Phí Thực Hiện 1.2 Tiến Độ Thực Hiện Và Hoàn Thành Công Việc Chƣơng 2: NỘI DUNG KHOA HỌC CỦA ĐỀ TÀI 2.1 Mục Tiêu Của Đề Tài 2.1.1 Lõi IP Tương Thích với AVALON Bus Altera 2.1.2 Lõi IP Tương Thích với Chuẩn AMBA-AHB (Ver 2.0) ARM 2.2 Tính Cấp Thiết Của Đề Tài 2.3 Quy Trình Thực Hiện Đề Tài Chƣơng 3: PHÂN TÍCH THIẾT KẾ LÕI IP TFT LCD CONTROLLER TƢƠNG THÍCH AMBA AHB BUS 3.1 Phân Tích Tổng Quan Thiết Kế 3.1.1 Giới Thiệu: 3.1.2 Mơ Tả Tính Năng IP Core(1)(2) 3.1.3 Sơ Đồ Khối 11 3.1.4 Mô Tả Các Khối 11 3.1.5 Sơ Đồ Chân 13 3.2 Khối Slave Port 15 3.2.1 Sơ Đồ Khối IP TFT LCD Controller 15 3.2.2 Sơ Đồ Chân Khối Slave Port 16 3.2.3 Quá Trình Đọc Ghi Dữ Liệu Khối Slave 18 3.2.4 Mơ Tả Q Trình Đọc Ghi AMBA AHB Bus(3) 18 3.2.5 Cờ Ngắt 20 III 3.2.6 Thanh ghi trạng thái ngắt gốc: 20 3.2.7 Mạch Tạo Ngắt(4) 21 3.2.8 Register Map 21 3.2.9 Thanh Ghi Điều Khiển 22 3.2.10 Các Thanh Ghi Timing 24 3.2.11 Thanh Ghi DMA 25 3.2.12 Thanh Ghi Ngắt 25 3.2.13 Thanh Ghi Trạng Thái Ngắt Gốc - Raw 26 3.2.14 Palette RAM 27 3.3 Khối DMA –MASTER port 28 3.3.1 Sơ Đồ Khối IP TFT LCD Controller 28 3.3.2 Sơ Đồ Chân Khối DMA-Master Port 29 3.3.3 Sơ Đồ Khối Khối DMA-Master Port (5) 30 3.3.4 Hoạt Động Chi Tiết Khối DMA-Master 31 3.3.5 Máy Trạng Thái cho Khối DMA-Master 32 3.4 Khối Tạo Timing 34 3.4.1 Sơ Đồ Khối IP TFT LCD Controller 34 3.4.2 Sơ Đồ Chân Khối TIMING 34 3.4.3 Chuẩn Giao Tiếp TFT LCD Panel(6) 36 3.4.4 Phân Tích Khối TIMING 37 3.4.5 Phân Tích Chi Tiết Khối TIMING 38 3.4.6 Tạo Tín Hiệu Pixel Clock: 38 3.4.7 Tạo Tín Hiệu Đồng Bộ Ngang lcd_h_syn: 39 3.4.8 Tạo Tín Hiệu Đồng Bộ Dọc lcd_v_syn: 41 3.4.9 Mạch Tạo Tín Hiệu DE Xác Định Vùng Gửi Dữ Liệu TFT LCD 42 3.4.10 Tạo Tín Hiệu rd_fifoout Output FIFO 43 3.5 Khối UNPACK 45 3.5.1 Sơ Đồ Khối UNPACK 45 3.5.2 Sơ Đồ Chân Khối UNPACK 45 3.5.3 Sơ Đồ Chi Tiết Khối UNPACK 47 3.5.4 Khối Control 48 3.5.5 Xác Định Số Bit Trên Mỗi Pixel Và Hiệu Số Quá Trình Đọc Và Ghi Cùng Lúc 48 3.5.6 Tạo Tín Hiệu rd_fifoin 49 3.5.7 Tạo Tín Hiệu wr_ fiffopal 50 3.5.8 Thanh Ghi Counter 50 3.5.9 Khối Arrange Data 51 3.5.10 Khối Shift Data 52 3.5.11 Khối Dịch Thanh Ghi 128-bit unpack_reg: 52 3.5.12 Khối Xác Định Dữ Liệu RGB 53 IV 3.6 Khối in/out FIFO 54 3.6.1 Sơ Đồ Khối IP TFT LCD Controller 54 3.6.2 Input FIFO (INPUT FIFO) 54 3.6.3 Sơ Đồ Chân Khối Input FIFO 54 3.6.4 SRAM Sử Dụng cho FIFO 55 3.6.5 Phân Tích Input FIFO 55 3.6.6 Khối Output FIFO 59 3.6.7 Khối PALETTE FIFO (FIFOPAL) 60 3.7 Khối PALETTE 61 3.7.1 Sơ Đồ Khối IP TFT LCD Controller 61 3.7.2 Sơ Đồ Chân Khối PALETTE 62 3.7.3 Sơ Đồ Chi Tiết PALETTE 63 3.7.4 Phân Tích Chi Tiết Khối PALETTE 64 3.7.5 Khối CONTROL 64 3.7.6 Phân Tích FIFOPAL 65 3.8 Khối Data formatter 66 3.8.1 Sơ Đồ Khối IP TFT LCD Controller 66 3.8.2 Sơ Đồ Chân Khối Data formatter 66 3.8.3 Phân Tích Chi Tiết Khối DATA FORMATTER 67 Chƣơng 4: PHÂN TÍCH THIẾT KẾ LÕI IP TFT LCD CONTROLLER TƢƠNG THÍCH AVALON BUS 70 4.1 Phân tích tổng quan thiết kế 70 4.1.1 Giới Thiệu: 70 4.1.2 Mơ Tả Tính Năng IP Core(7) 71 4.1.3 Mô Tả Khối 73 4.1.4 Sơ Đồ Chân 75 4.2 Khối slave PORT 77 4.2.1 Sơ Đồ Khối IP TFT LCD Controller 77 4.2.2 Sơ Đồ Chân Khối Slave Port 77 4.2.3 Quá Trình Đọc Ghi Dữ Liệu Khối Slave(8) 79 4.2.4 Mô Tả Quá Trình Đọc Ghi Avalon Bus 79 4.3 Cờ Ngắt 81 4.3.1 Thanh ghi trạng thái ngắt gốc: 81 4.3.2 Mạch Tạo Ngắt: 82 4.4 Register Map 83 4.4.1 Thanh Ghi Điều Khiển 83 4.4.2 Các Thanh Ghi Timing 85 4.4.3 Thanh Ghi DMA 86 V 4.4.4 Thanh Ghi Ngắt 86 4.4.5 Palette RAM 88 4.5 Khối DMA –MASTER port 89 4.5.1 Sơ Đồ Khối IP TFT LCD Controller 89 4.5.2 Sơ Đồ Chân Khối DMA-Master Port 89 4.5.3 Sơ Đồ Khối Khối DMA-Master Port 91 4.5.4 Hoạt Động Chi Tiết Khối DMA-Master 91 4.5.5 Máy Trạng Thái cho Khối DMA-Master 92 4.6 Khối tạo TIMING 94 4.6.1 Sơ Đồ Khối IP TFT LCD Controller 94 4.6.2 Sơ Đồ Chân Khối TIMING 94 4.6.3 Chuẩn Giao Tiếp TFT LCD Panel 96 4.6.4 Phân tích khối TIMING 97 4.6.5 Phân Tích Chi Tiết Khối TIMING 97 4.6.6 Tạo Tín Hiệu Pixel Clock: 97 4.6.7 Tạo Tín Hiệu Đồng Bộ Ngang lcd_h_syn: 99 4.6.8 Tạo Tín Hiệu Đồng Bộ Dọc lcd_v_syn: 100 4.6.9 Mạch Tạo Tín Hiệu DE Xác Định Vùng Gửi Dữ Liệu TFT LCD 102 4.6.10 Tạo Tín Hiệu rd_fifoout Output FIFO 103 4.7 Khối UNPACK 104 4.7.1 Sơ Đồ Khối UNPACK 104 4.7.2 Sơ Đồ Chân Khối UNPACK 104 4.7.3 Sơ Đồ Chi Tiết Khối UNPACK 106 4.7.4 Khối Control 106 4.7.5 Xác Định Số Bit Trên Mỗi Pixel Và Hiệu Số Quá Trình Đọc Và Ghi Cùng Lúc 106 4.7.6 Tạo Tín Hiệu rd_fifoin 108 4.7.7 Tạo Tín Hiệu wr_ fiffopal 108 4.7.8 Thanh Ghi Counter 109 4.7.9 Khối Arrange Data 110 4.7.10 Khối shift data 111 4.7.11 Khối Dịch Thanh Ghi 128-bit unpack_reg: 111 4.7.12 Khối Xác Định Dữ Liệu RGB 112 4.8 Khối in/out FIFO 113 4.8.1 Sơ Đồ Khối IP TFT LCD Controller 113 4.8.2 Input FIFO (INPUT FIFO) 113 4.8.3 Sơ Đồ Chân Khối Input FIFO 113 4.8.4 SRAM Sử Dụng cho FIFO 114 4.8.5 Phân Tích Input FIFO 114 4.8.6 Khối Output FIFO 118 VI 4.8.7 Khối PALETTE FIFO (FIFOPAL) 119 4.9 Khối PALETTE 120 4.9.1 Sơ Đồ Khối IP TFT LCD Controller 120 4.9.2 Sơ Đồ Chân Khối PALETTE 120 4.9.3 Sơ Đồ Chi Tiết PALETTE 122 4.9.4 Phân Tích Chi Tiết Khối PALETTE 123 4.9.5 Khối CONTROL 123 4.9.6 Phân Tích FIFOPAL 124 4.10 Khối Data Formatter 125 4.10.1 Sơ Đồ Khối IP TFT LCD Controller 125 4.10.2 Sơ Đồ Chân Khối Data formatter 125 4.10.3 Phân Tích Chi Tiết Khối DATA FORMATTER 126 Chƣơng 5: HƢỚNG DẪN SỬ DỤNG IP TFT LCD CONTROLLER TƢƠNG THÍCH AMBA AHB BUS 129 5.1 Giới Thiệu 129 5.2 Mơ Tả Tính Năng IP Core 130 5.3 Hoạt Động IP Core 132 5.3.1 Giao tiếp AMBA AHB 132 5.3.2 UNPACK 132 5.3.3 Palette RAM 132 5.3.4 Hình Trắng Đen 133 5.3.5 Data Formatter 133 5.3.6 Timing TFT LCD Panel 134 5.3.7 Số Bit Pixel 135 5.3.8 Các Bước Lập Trình 135 5.3.9 Cờ Ngắt - LCD Interrupt 136 5.3.10 Register Map 137 5.3.11 Thanh Ghi Điều Khiển 137 5.3.12 Các Thanh Ghi Timing 139 5.3.13 Thanh Ghi DMA 141 5.3.14 Thanh Ghi Ngắt 142 5.3.15 Palette RAM 143 5.4 Sơ Đồ Chân 145 Chƣơng 6: HƢỚNG DẪN SỬ DỤNG IP TFT LCD CONTROLLER TƢƠNG THÍCH AVALON BUS 148 6.1 Giới Thiệu 148 VII 6.2 Mô Tả Tính Năng IP Core 149 6.3 Hoạt Động IP Core 151 6.3.1 Giao Tiếp Avalon Bus 151 6.3.2 UNPACK 151 6.3.3 Palette RAM 151 6.3.4 Hình Trắng Đen 152 6.3.5 Data Formatter 152 6.3.6 Timing TFT LCD Panel 153 6.3.7 Số Bit Pixel 154 6.3.8 Các Bước Lập Trình 154 6.3.9 Cờ Ngắt - LCD Interrupt 155 6.4 Register Map 156 6.4.1 Thanh Ghi Điều Khiển 156 6.4.2 Các Thanh Ghi Timing 158 6.4.3 Thanh Ghi DMA 160 6.4.4 Thanh Ghi Ngắt 161 6.4.5 Palette RAM 163 6.5 Sơ Đồ Chân 164 Chƣơng 7: TỔNG HỢP VÀ KIỂM TRA THIẾT KẾ 166 7.1 Kết Quả Kiểm Tra 166 7.1.1 Kiểm Tra LEDA Synopsys 166 7.1.2 Kiểm tra IP TFT-LCD-AVALON Quatus II-Cyclone 167 7.1.3 Kiểm Tra IP TFT-LCD-AHB Libero IDE 8.6 -ProAsic3 168 7.2 Mô Phỏng Kiểm Tra 169 7.2.1 Xây Dựng Test Cases 169 7.2.2 Chế Độ DMA 169 7.2.3 Chế Độ CPU 170 7.2.4 Chế Độ Palette RAM 171 7.2.5 Kiểm Tra Mức Cạnh Tích Cực 172 7.3 Một Số Hình Ảnh Mơ Phỏng 173 7.4 Demo 175 Chƣơng 8: BÁO CÁO HARD IP TFT-LCD-AHB 178 8.1 Tổng hợp thiết kế TFT-LCD-AHB 178 8.1.1 Quy Trình Tổng Hợp Thiết Kế 178 8.1.2 Tổng Hợp Thiết Kế TFT-LCD-AHB 179 8.1.3 Script Tổng Hợp Thiết Kế 184 VIII 8.2 Place & Route Thiết Kế TFT-LCD-AHB 185 8.2.1 Quy Trình Place & Route 185 8.2.2 Thực Hiện Place & Route TFT-LCD-AHB 186 8.3 Kiểm Tra Vật Lý Thiết Kế TFT-LCD-AHB 200 8.3.1 Giới Thiệu Cộng Cụ Kiểm Tra Vật Lý Hercules 200 8.3.2 Kiểm Tra DRC – Design Rule Check 201 8.3.3 Kiểm Tra LVS – Layout versus Schematic 203 8.4 Phân Tích Định Thời 207 8.4.1 KIểM Tra Định Thời TFT-LCD-AHB Trước Khi Layout 207 8.4.2 Kiểm Tra Định Thời TFT-LCD-AHB Sau Khi Layout 211 Chƣơng 9: BÁO CÁO HARD IP TFT-LCD-AVALON 216 9.1 Tổng Hợp Thiết Kế 216 9.1.1 Quy Trình Tổng Hợp Thiết Kế 216 9.1.2 Tổng Hợp Thiết Kế icdrec_lcd_avalon 217 9.1.3 Các File Script Dùng Để Tổng Hợp Thiết Kế 223 9.2 PLACE & ROUTE 224 9.2.1 Quy Trình Place & Route 224 9.2.2 Quá Trình Thực Hiện Các Bước Kết Quả Đạt Được 226 9.3 Kiểm Tra Vậtt Lý ICDREC_LCD_AVALON 238 9.3.1 Giới Thiệu Cộng Cụ Kiểm Tra Vật Lý Hercules 238 9.3.2 Kiểm Tra DRC – Design Rule Check 239 9.3.3 Kiểm Tra LVS – Layout versus Schematic 242 9.4 Phân Tích Định Thời 246 9.4.1 Kiểm Tra Định Thời – Giai Đoạn Pre-layout 246 9.4.2 Kiểm tra Định Thời – Giai Đoạn Post-layout 252 Chƣơng 10: KẾT NỐI TRONG HỆ THỐNG OCP 258 10.1 Hệ Thống Bus OCP 258 10.2 Giao Diện Lõi IP – TFT LCD Controller 260 10.3 Làm OCP Wrapper cho Lõi IP LCD TFT Controller Gắn vào Hệ Thống OCP 261 10.4 Chứng Nhận OCP 265 Chƣơng 11: CÁC KẾT QUẢ ĐÃ ĐẠT ĐƢỢC 267 11.1 Nội Dung Yêu Cầu 267 11.1.1 Thời Gian Thực Hiện 267 11.1.2 Yêu Cầu Của Đề Tài Và Kết Quả Đạt Được 267 IX 11.1.3 Các IP có Trên Thị Trường Lõi IP ICDREC Thiết Kế 269 11.2 Sản Phẩm, Ý Nghĩa Của Đề Tài 269 11.2.1 Sản Phẩm 269 11.2.2 Ý Nghĩa 270 11.2.3 Hạn Chế 270 11.2.4 Hướng Phát Triển Đề Tài 271 TRÍCH DẪN 272 TÀI LIỆU THAM KHẢO 273 CHỨNG NHẬN OCP 274 X waitrequest_m vào Yêu cầu chờ bus hệ thống master MASTER lcd_addr_m[31:0] Đường địa từ khối master lcd_read_m Yêu cầu đọc data master bus hệ thống SLAVE lcd_readdata_s[31:0] lcd_p_clk Đường data từ slave vào bus hệ thống LCD Pixel Clock lcd_h_sync Đồng xung ngang lcd_v_sync Đồng xung dọc lcd_de Cho phép hiển thị lcd_red[7:0] Màu đỏ(RED) lcd_green[7:0] Màu xanh (green) lcd_blue[7:0] Màu xanh da trời (blue) NGẮT lcd_int Ngắt 10.3 Làm OCP Wrapper cho Lõi IP LCD TFT Controller Gắn vào Hệ Thống OCP 261 OCP Wrapper TFT LCD controller clk reset OCP Slave reset_n Mreset_n Split transfer command block {read_s,write_s ,chipselec} Mcmd addr_s[6:0] MAddr lcd_Dataread_s [31:0] Dataread_m[31:0] MData SData lcd_de lcd_h_syn lcd_v_syn clk reset_n lcd_p_clk LCD lcd_red[7:0] lcd_blue[7:0] lcd_green[7:0] chipselect read_s slave Bus Wrapper Interface Clk clk write_s ICDREC TFTLCD-AVL addr_s[6:0] datawrite_s[31:0] slave lcd_dataread_s[31:0] lcd_read_m master lcd_address_m[31:0] waitrequest_m master datavalid_m lcd_int dataread_m[31:0] Hình 10-3: Sơ đồ OCP Warpper Bảng 10-1: Miêu tả chân module OCP-compliant wrapper TLT LCD controller OCP OCP_Value clk Clk reset_n Mreset_n 262 // (same) !reset Note Required Required commands: read_s, write_s, chipselect addr_s[6:0] lcd_dataread_s[31:0] dataread_m[31:0] 100 010 // // // Mcmd MAddr MData SData Giao tiếp OCP-compliant wrapper viết hai files: LCDcontroller_ocp_wrapper.v LCDcontroller_ocp_wrapper.conf Nội dung file LCDcontroller_ocp_wrapper.v: module LCDcontroller_ocp_wrapper ( clk, Mreset_n, MCmd, MAddr, MData,SData, MRespAccept, MCmdAccept ); // ports input clk; input Mreset_n; input [3:0] input [7:0] input [7:0] output [7:0] MCmd Maddr; RData; MData; // instance of TFT LCD controller // punctured unused signals TFT_LCD_Controller LCDcontroller_inst( clk(Clk), reset_n(Mreset_n), read_s(MCmd[2]), write_s(MCmd[1]), chipselect[MCmd[0]), addr_s(MAddr), lcddataread_s(MData), dataread_m(SData), ); endmodule 263 Read Write Write data Read data Nội dung file LCDcontroller_ocp_wrapper.conf: module LCDcontroller _ocp_wrapper { core_id 0x4546 0x102 0x1 "TFTLCD-Controller" # use ICDREC icon icon "icdrec.ppm" # using pre-defined OCP interface interface "tp" bundle ocp { # version OCP 2.0 is used bundle_version 2.0 # this is a master type ocp interface_type master # this OCP is a basic interface param mreset param sreset param addr {width 6} param mdata {width 8} param sdata {width 8} prefix # since the signal names not exactly match the signal # names within the bundle, they must be explicitly linked port reset_n net MReset_n port clk net Clk port transfer_cmd net MCmd port addr net MAddr port wrdata net MData port rddata net SData port data_valid net MDataValid # stick this interface in the middle of the top of the module location n 50 } # close interface defininition } #close module 264 10.4 Chứng Nhận OCP 265 266 Chƣơng 11: CÁC KẾT QUẢ ĐÃ ĐẠT ĐƢỢC 11.1 Nội Dung Yêu Cầu 11.1.1 Thời Gian Thực Hiện IP TFT LCD Controller tương thích với Avalon bus (09/2009  03/2010) Bảng 11-1: Nộ dung thực IP TFT LCD Controller tƣơng thích với Avalon bus Nộ dung thực Tiến độ thực IP mềm Xong IP cứng Xong Demo Xong IP TFT LCD Controller tương thích với AMBA AHB bus (04/2009  09/2010) Bảng 11-2: Nộ dung thực IP TFT LCD Controller tƣơng thích với AMBA AHB bus Nộ dung thực Tiến độ thực IP mềm Xong IP cứng Xong Demo Xong 11.1.2 Yêu Cầu Của Đề Tài Và Kết Quả Đạt Đƣợc Bảng 11-3: So sánh với yêu cầu đề tài Tính yêu cầu đề tài Tính thiết kế Giao tiếp điều khiển TFT LCD Giao tiếp điều khiển TFT LCD Giao tiếp với vi xử lý thiết bị ngoại vi khác theo chuẩn AVALON (AMBA-AHB) bus Giao tiếp với vi xử lý thiết bị ngoại vi khác theo chuẩn AVALON (AMBA-AHB) bus 267 Tích hợp DMA để truy xuất trực tiếp nhớ Tích hợp DMA để truy xuất trực tiếp nhớ Lập trình độ phân giải khác Lập trình độ phân giải khác Hỗ trợ số bít pixel: RGB 5:6:5, RGB 6:6:6, RGB 8:8:8 Hỗ trợ số bít pixel RGB: 5:6:5, RGB 6:6:6, RGB 8:8:8, 8-bit/pixel • Chuyển ảnh màu sang ảnh trắng đen • Mức tích cực cao hay thấp • Dữ liệu RGB hay BGR • Hỗ trợ Palette RAM 256 màu Hỗ trợ đệm Hỗ trợ đệm • Input FIFO • Ouput FIFO • Palette RAM Hỗ trợ đọc trạng thái ghi Hỗ trợ đọc trạng thái ghi Lập trình timing cho tín hiệu điều khiển LCD (h_sync, v_sync, pixel clock…) Lập trình timing cho tín hiệu điều khiển LCD (h_sync, v_sync, pixel clock…) • Lập trình mức tích cực • Lập trình cạnh tích cực - Định dạng liệu: • Big-endian bit byte • Big-endian byte word Ngắt Ngắt • Sử dụng mặt nạ ngắt Xuất liệu TFT LCD • Sử dụng DMA Xuất liệu TFT LCD • Sử dụng DMA • Sử dụng CPU 268 11.1.3 Các IP có Trên Thị Trƣờng Lõi IP ICDREC Thiết Kế Bảng 11-4: So sánh với IP giới Tính IP thiết kế (ICDREC) DB9000AV LN (Digital Blocks) IPC-FTLCDAHB (SoC Solutions ) iWL C D (SOC) DISPLAYCTRL (CAST) Tích hợp khối master(DMA) có có có khơng có Lựa chọn số bit/pixel có có có có có Lựa chọn độ phân giải hình có có có có có Lập trình để thay đổi pixel clock có có có có có Xử lý liệu theo định dạng như: Littleendian, bigendian có Có - khơng khơng Input FIFO có có có có có Output FIFO có có khơng khơng có Palette RAM có có khơng khơng khơng Có sử dụng ngắt có có có có có 11.2 Sản Phẩm, Ý Nghĩa Của Đề Tài 11.2.1 Sản Phẩm Sau đề tài thực xong, sản phẩm đề gồm: 269 Bản báo cáo tiếng Việt mô tả phương pháp nghiên cứu, phân tích chi tiết thiết kế kết tổng hợp, mô phỏng, kiểm tra Các file RTL code viết ngôn ngữ Verilog lõi IP Các file testbench viết ngôn ngữ Verilog Các file RTL code kết hợp viết ngôn ngữ Verilog để nạp kiểm tra FPGA File Constraints.sdc nestlist.v để thực lõi IP cứng Cách thực kiểm tra FPGA với mô tả đầy đủ cách gán chân, bảng ghi, sơ đồ mạch ngoài, cách kết nối kiểm tra 11.2.2 Ý Nghĩa Đề tài đặt tảng nghiên cứu ban đầu lõi IP điều khiển TFT LCD hai loại bus phổ biến Avalon AMBA AHB Với kết đề tài, cho phép khả nâng cấp phát triển để thực lõi IP với nhiều tính tối ưu nhằm cạnh tranh với lõi IP giới Về mặt ứng dụng, lõi IP sử dụng điều khiển nhiều loại LCD có độ phân giải khác Khả sử dụng phổ biến nhu cầu hiển thị hình ảnh cần thiết hỗ trợ hai loại bus sử dụng nhiều các hệ thống SOC vi điều khiển Avalon AMBA AHB Hướng ứng dụng nạp tích hợp FPGA thực ASIC 11.2.3 Hạn Chế Đối với đề tài thuộc dạng việc giải vấn đề giao tiếp vi xử lý, cấu hình hoạt động, lập trình số bit/pixel, xử lý liệu little/ big endian, … phức tạp nhiều thời gian Với mục tiêu ban đầu lõi IP phải thực chức để làm sở cho việc nâng cấp sau nên lõi IP chưa có nhiều tùy chọn cấu hình, hạn chế lõi IP 270 11.2.4 Hƣớng Phát Triển Đề Tài Đề tài thuộc loại nên giai đoạn đầu thiết kế đạt yêu cầu IP TFT LCD Controller Mặt dù IP có nhiều tính năng, nhiên cịn thiếu vài tính sau: Số bit/ pixel Hỗ trợ: bit/pixel, 16 bit/pixel, 18 bit/pixel, 24 bit/pixel Còn thiếu: bit/pixel, 12 bit/pixel, 15 bit/pixel… Low power Để hoàn thiện lõi IP cần nghiên cứu thêm số tính bên cạnh phải thiết kế theo hướng tùy chọn người sử dụng Các tùy chọn giúp cho người sử dụng chọn tính cần thiết để giảm tài nguyên độ phức tạp sử dụng Khi lõi IP hoàn chỉnh ta kết nối với vi xử lý thông qua hai môi trường bus Avalon AMBA AHB để sản xuất IC thực tế Từ đó, đánh giá chất lượng IP so sánh với IP khác có thị trường cách khách quan 271 TRÍCH DẪN (1) Digital Blocks, DB9000AHB, trang đến trang (2) ARM, MBA Color LCD Controller, trang 12 (3) ARM, AMBA AHB Specification, trang 43 đến 80 (4) ARM, AMBA Color LCD Controller, trang 47 (5) ARM, AMBA Color LCD Controller, trang 52 (6) MICRO-ELECTRONICS, TM035KDH03, trang 11 (7) Digital Blocks, DB9000AVL, trang đến trang (8) ALtera, Avalon Interface Specifications, trang đến trang 10 (9) ALtera, Avalon Interface Specifications, trang 34 đến trang 37 (10) Altera, SOPC Builder, trang 77 (11) Actel, Hardware Development Tutorial, trang 13 đến trang 40 272 TÀI LIỆU THAM KHẢO ARM, AMBA Specification (Rev 2.0), 1999 ARM, AMBA Color LCD Controller, 1998 ACTEL, SoftConsole v3.1-User’s Guide, 2010 ACTEL, ARM Cortex-M1 Embedded Processor Hardware Development Tutorial, 2009 ALTERA, Avalon Interface Specifications, 2009 ALTERA, Avalon Verification IP Suite User Guide, 2009 ALTERA, Quartus II Version 6.1 Handbook, 2009 ALTERA, Avalon LCD Controller, 2004 Micro-Electronics, Datasheet TM035KDH03 V1.3, 2009 10 Fema Electronics, Datasheet GM640480X-56-TTX2NLW 273 CHỨNG NHẬN OCP 274 275