Nghiên cứu thiết kế các lõi ip điều khiển giao tiếp bus i2c

TÓM TẮT NỘI DUNG NGHIÊN CỨU I2C chuẩn giao tiếp nối tiếp có kết nối phần cứng đơn giản( gồm đường tín hiệu SDA ( Serial Data) SCL (Serial Clock)), tốc độ trao đổi liệu liệu lớn lên đến Mbps Đây chuẩn tích hợp hầu hết dịng vi xử lí phổ biến Vì vậy, với đề tài thiết kế lõi IP I2C_controller bổ sung thêm IP thị trường IP giới đồng thời xây dựng tập hợp thư viện lõi IP cho Việt Nam Hướng đến hồn thiện dịng vi xử lý 8-bit 32-bit Việt Nam ICDREC thiết kế Đồng thời với sản phẩm với tính tương tự với sản phẩm thương mại có giới, ICDREC đưa lên sàn giao dịch IP cụ thể ChipEstimate Design and Reuse Qua đề tài này, ICDREC tiếp tục nâng cao chất lượng đội ngũ nghiên cứu thiết kế vi mạch để từ tiến đến việc nâng cao khả nghiên cứu thiết kế hướng đến rút ngắn khoảng cách công nghệ với giới Với mục tiêu trên, ICDREC thiết kế thành công lõi IP I2C_controller: + Lõi IP chuyển đổi giao tiếp từ APB sang I2C (dạng lõi IP mềm lõi IP cứng) + Lõi IP I2C tương thích 8584 NXP Đây điều khiển giao tiếp truyền nối chuẩn giao tiếp bus I2C đồng với chuẩn giao tiếp song song Intel Motorola Tuy nhiên, để hoàn thiện lõi IP cần phải thêm tính tự xử lý “lệnh” để giảm bớt hoạt động cho vi xử lý kết nối đến điều khiển Cần cấu hình cho IP hỗ trợ chế độ như: hỗ trợ chế độ slave, hỗ trợ chế độ master, hỗ trợ hai tương ứng với nhu cầu hệ thống SoC hay vi xử lí giúp giảm tài nguyên tăng tần số hoạt động hệ thống SoC Cần phát triển thêm tín hiệu bắt tay với DMA (Direct Memory Access) để ứng dụng hệ thống giao tiếp nhanh I SUMMARY OF RESEARCH CONTENT I²C (Inter-Integrated Circuit) perform peer-to-peer serial communication invented by Philips It uses only two bidirectional open-drain lines, Serial Data Line (SDA) and Serial Clock (SCL) So the I2C_controller IP core is designed will provide for IP market And its will build a set of IP core libraries to Vietnam It will become peripheral to the bit and 32 bit processor which was designed by ICDREC With the above objectives, ICDREC has successfully designed two IP cores I2C controller: + IP I2C controller compliant APB bus (include soft IP cores and hard IP cores) + IP I2C controller compliant 8584 of NXP However, to complete the IP core, we configurate these IP can support the regimes such as: supporting only slave mode, only support master mode, or support both correspond the SoC It will reduce resources and increased operating frequency of the SoC We need to develop further the handshake signals with DMA controller (Direct Memory Access) to applications faster communication systems II MỤC LỤC TÓM TẮT NỘI DUNG NGHIÊN CỨU I SUMMARY OF RESEARCH CONTENT II MỤC LỤC III Mục lục hình vẽ XIII Mục lục bảng XVIII CHƢƠNG 1.1 MỞ ĐẦU Thông tin đề tài 1.1.1 Tên đề tài/Dự án 1.1.2 Tổ chức chủ trì thực đề tài/dự án 1.1.3 Chủ nhiệm đề tài/dự án 1.1.4 Thời gian thực 1.1.5 Tổng kinh phí đề tài: 1.2 Mục tiêu đề tài 1.3 Nội dung nghiên cứu 1.4 Tiến độ thực hồn thành cơng việc: CHƢƠNG 2.1 TỔNG QUAN TÀI LIỆU Phƣơng pháp nghiên cứu, cách tiếp cận vấn đề: 2.1.1 Đối với lõi IP chuyển đổi từ APB sang I2C : 2.1.2 Đối với lõi IP giao tiếp bus I2C tương thích với 8584: 2.1.3 Quy Trình Thực Hiện Đề Tài: 2.2 Tổng quan tình hình nghiên cứu thuộc lĩnh vực đề tài: 2.2.1 Tình hình nghiên cứu ngồi nước: 2.2.2 Tình hình nghiên cứu nước: 2.2.2.1 Sơ lược tranh công nghiệp bán dẫn nước: III 2.2.2.2 2.3 Một số đề tài liên quan: Tính cấp thiết đề tài: 10 2.3.1 Quan điểm công nghệ 10 2.3.2 Quan điểm thương mại: 10 2.4 Ý nghĩa tính khoa học thực tiễn: 12 CHƢƠNG NGHIÊN CứU VÀ THIếT Kế LÕI IP MềM CHUYểN ĐổI Từ APB SANG I2C: 13 3.1 Giới thiệu: 13 3.1.1 Mơ tả tính IP: 13 3.1.2 Sơ đồ chân: 14 3.1.3 Sơ đồ khối: 15 3.2 Phân tích khối: 16 3.2.1 APB_interface 16 3.2.1.1 Tính năng: 16 3.2.1.2 Sơ đồ chân: 24 3.2.1.3 Mô tả chân: 25 3.2.1.4 Giản đồ định thời: 28 3.2.2 Khối Control unit: 29 3.2.2.1 Tính năng: 29 3.2.2.2 Sơ đồ chân: 29 3.2.2.3 Mô tả chân: 30 3.2.2.4 Mơ tả tính năng: 32 3.2.3 FIFO: 34 3.2.3.1 Tính năng: 34 3.2.3.2 Sơ đồ khối: 35 3.2.4 I2C_Interface: 36 3.2.4.1 Tính Năng: 36 IV 3.2.4.2 Sơ đồ chân: 36 3.2.4.3 Mô tả chân: 37 3.2.4.4 Sơ đồ mạch logic: 39 3.2.4.5 Giản đồ timing hoạt động khối: 42 3.2.5 Khối Compare: 45 3.2.5.1 Sơ đồ chân khối compare: 45 3.2.5.2 Bảng mô tả chân khối compare: 46 3.2.5.3 Hoạt động chi tiết khối compare: 46 3.2.5.4 Sơ đồ khối chi tiết khối compare: 48 3.2.6 Clock_gen: 49 3.2.6.1 Sơ đồ chân: 49 3.2.6.1.1 Mô tả chân: 49 3.2.6.2 3.2.7 Tính năng: 50 Khối Interrupt: 50 3.2.7.1 Sơ đồ chân: 50 3.2.7.2 Mô tả chân: 51 3.2.7.3 Tính năng: 51 3.2.8 Mơ hình mạch and_wire: 52 3.3 Kết tổng hợp Quartus: 53 3.4 KẾT QUẢ MÔ PHỎNG: 54 3.4.1 Mô chế độ master: 54 3.4.1.1 Chế độ master (bus data bit): 54 3.4.1.2 Chế độ master (bus data 16 bit): 57 3.4.1.3 Chế độ master (bus data 32 bit): 60 3.4.2 Mô chế độ slave: 62 3.4.2.1 Chế độ slave (bus data 32 bit): 62 3.4.2.2 Chế độ slave (bus data 16 bit): 66 V 3.4.2.3 3.5 Chế độ slave (bus data bit): 72 KẾT QUẢ KIỂM TRA TRÊN FPGA: 82 3.5.1 Mơ hình kiểm tra lõi IP I2C controller: 82 3.5.2 Kết kiểm tra: 83 3.6 So sánh thông số IP I2C controller chuyển đổi APB sang I2C với IP tƣơng ứng có thị trƣờng: 87 3.6.1 So sánh với lõi IP I2C-APB-0100 cảu ARASAN: 87 3.6.2 So sánh với lõi IP T-CS-PE-0007-100_FIFO: 88 3.6.3 So sánh với lõi DI2CM hãng Digital Core Design: 88 3.7 Chứng nhận OCP: 90 3.7.1 Giới thiệu chuẩn OCP: 90 3.7.1.1 Hệ thống bus OCP 90 3.7.1.2 Giao diện lõi IP – I2C Controller 92 3.7.1.3 Làm OCP wrapper cho lõi IP I2C controller gắn vào hệ thống OCP 93 3.7.2 Giấy chứng nhận OCP-IP: 97 CHƢƠNG NGHIÊN CứU VÀ THIếT Kế LÕI IP CứNG (ASIC) CHUYểN ĐổI GIAO TIếP Từ APB SANG I2C: 98 4.1 TỔNG HỢP THIẾT KẾ 98 4.1.1 Quy trình tổng hợp thiết kế i2c_APB_controller 98 4.1.2 Tổng hợp thiết kế i2c_APB_controller 99 4.1.3 Ngõ vào tổng hợp 100 4.1.4 Ngõ tổng hợp 101 4.1.5 Kết tổng hợp 101 4.1.6 Các file script dùng để tổng hợp thiết kế 106 4.1.7 PLACE & ROUTE 106 4.1.8 Quy trình Place & Route 106 VI 4.1.8.1 Giới thiệu chung 106 4.1.8.2 Lưu đồ Place and Route cho ip i2c_APB_controller 107 4.1.8.3 Place&Route cho ip i2c_APB_controller gồm bước sau 107 4.1.9 4.2 Quá trình thực bước kết đạt 108 4.1.9.1 Design and Timing Setup 108 4.1.9.2 Floorplanning 111 4.1.9.3 Placement 113 4.1.9.4 Clock Tree Synthesis 115 4.1.9.5 Routing 117 4.1.9.6 Design for manufacturing 119 4.1.9.7 Tổng kết 121 4.1.9.8 File report sau Place & Route 122 4.1.9.9 Các File kết đạt 122 KIỂM TRA VẬT LÝ I2C_APB_CONTROLLER 123 4.2.1 Giới thiệu cộng cụ kiểm tra vật lý Hercules 123 4.2.2 Kiểm tra DRC – Design Rule Check 124 4.2.2.1 Mục đích 124 4.2.2.2 Lưu đồ kiểm tra DRC 124 4.2.2.3 Dữ liệu vào: 124 4.2.2.4 Kết kiểm tra DRC 126 4.2.3 4.3 Kiểm tra LVS – Layout versus Schematic 127 4.2.3.1 Mục đích 127 4.2.3.2 Lưu đồ kiểm tra LVS 128 4.2.3.3 Dữ liệu vào: 129 4.2.3.4 Thực kiểm tra LVS 130 4.2.3.5 Kết kiểm tra LVS 131 PHÂN TÍCH ĐỊNH THỜI 132 VII 4.3.1 Kiểm tra định thời – giai đoạn pre-layout 132 4.3.1.1 Quy trình kiểm tra 132 4.3.1.2 KIỂM TRA ĐỊNH THỜI CỦA THIẾT KẾ 133 4.3.1.3 Kết kiểm tra 134 4.3.1.4 KẾT LUẬN 137 4.3.2 Kiểm tra định thời – giai đoạn post-layout 137 4.3.2.1 Quy trình kiểm tra 137 4.3.2.2 Kiểm tra định thời thiết kế 138 4.3.2.3 Kết kiểm tra 139 4.3.2.4 Kết luận 142 CHƢƠNG NGHIÊN CứU VÀ THIếT Kế LÕI IP GIAO TIếP BUS I2C TƢƠNG THÍCH VớI 8584: 143 5.1 Giới thiệu: 143 5.1.1 Mơ tả tính IP: 143 5.1.2 SƠ ĐỒ CHÂN: 144 5.1.3 SƠ ĐỒ KHỐI 146 5.2 PHÂN TÍCH CÁC KHỐI: 147 5.2.1 Khối cpu_interface: 147 5.2.1.1 Tính năng: 147 5.2.1.2 Sơ đồ chân: 149 5.2.1.3 Mô tả ghi: 152 5.2.1.4 Giản đồ định thời: 158 5.2.2 Khối Control: 160 5.2.2.1 Tính năng: 160 5.2.2.2 Sơ đồ chân: 160 5.2.2.3 Máy trạng thái: 163 5.2.3 I2C_Interface: 166 VIII 5.2.3.1 Tính Năng: 166 5.2.3.2 Sơ đồ chân: 166 5.2.3.3 Chi tiết thiết kế: 168 5.2.4 Khối Compare: 173 5.2.4.1 Chức năng: 173 5.2.4.2 Sơ đồ chân khối compare: 175 5.2.4.3 Sơ đồ khối chi tiết khối compare: 177 5.2.5 Clock_generator: 177 5.2.5.1 Tính năng: 177 5.2.5.2 Sơ đồ chân: 178 5.2.5.3 Sơ đồ khối chi tiết clock_gen: 179 5.2.6 Khối Interrupt: 180 5.2.6.1 Tính năng: 180 5.2.6.2 Sơ đồ chân: 180 5.2.6.3 Thực hiện: 181 5.3 Kết tổng hợp Quartus: 182 5.4 KẾT QUẢ MÔ PHỎNG: 183 5.4.1 Mô chế độ master: 183 5.4.2 Mô chế độ slave: 187 5.5 KẾT QUẢ KIỂM TRA TRÊN FPGA: 192 5.5.1 Mơ hình kiểm tra lõi IP I2C controller: 192 5.5.2 Kết kiểm tra: 193 5.6 So sánh thông số IP I2C controller tƣơng thích với 8584 với IP tƣơng ứng có thị trƣờng: 194 5.6.1 So sánh với lõi IP VCM8010 hãng Macrocad: 194 5.6.2 So sánh với lõi IP VCM8015 hãng Macrocad: 195 5.7 Chứng nhận OCP: 196 IX 5.7.1 Giới thiệu chuẩn OCP: 196 5.7.1.1 Giao diện lõi IP – I2C Controller: 196 5.7.1.2 Làm OCP wrapper cho lõi IP I2C controller gắn vào hệ thống OCP 197 5.7.2 Giấy chứng nhận OCP-IP: 202 CHƢƠNG NGHIÊN CứU VÀ THIếT Kế LÕI IP CứNG CủA BUS I2C TƢƠNG THÍCH 8584 CủA NXP I2C: 203 6.1 TỔNG HỢP THIẾT KẾ 203 6.1.1 Quy trình tổng hợp thiết kế i2c_APB_controller 203 6.1.2 Tổng hợp thiết kế i2c_APB_controller 204 6.1.3 Ngõ vào tổng hợp 205 6.1.4 Ngõ tổng hợp 206 6.1.5 Kết tổng hợp 206 6.1.6 Các file script dùng để tổng hợp thiết kế 211 6.2 PLACE & ROUTE 211 6.2.1 Quy trình Place & Route 211 6.2.1.1 Giới thiệu chung 211 6.2.1.2 Lưu đồ Place and Route cho ip i2c_APB_controller 212 6.2.1.3 Place&Route cho ip i2c_APB_controller gồm bước sau 212 6.2.2 Quá trình thực bước kết đạt 214 6.2.2.1 Design and Timing Setup 214 6.2.2.2 Floorplanning 216 6.2.2.3 Placement 219 6.2.2.4 Clock Tree Synthesis 221 6.2.2.5 Routing 223 6.2.2.6 Design for manufacturing 225 6.2.2.7 Tổng kết 227 X 6.4 PHÂN TÍCH ĐỊNH THỜI 6.4.1 Kiểm tra định thời – giai đoạn pre-layout 6.4.1.1 Quy trình kiểm tra  Các kiểu kiểm tra định thời thực Prime Time core 12c_8584 Các ràng buộc thời gian thiết lập, thời gian giữ thời gian khôi phục Chu kỳ nhỏ xung nhịp Các ràng buộc rule thiết kế: maxcapacitance, maxtransition  Đối với Prime Time (Version A-2007.12 ) Synopsys kiểm tra đường dẫn định thời sử dụng gate-level static timing analysis để tìm vi phạm ràng buộc định thời, rule thiết kế  Nếu vi phạm xảy ra: Thì thiết kế cần tổng hợp lại sử dụng ràng buộc (được tạo Prime Time), slack âm (quá lớn > 1ns), để sửa điều kiện mà gây vi phạm Nếu vi phạm nhỏ (slack > -1ns), thiết layout với ràng buộc Prime Time tạo sau phân tích kiểm tra  Dưới lưu đồ thực kiểm tra: 238 Thiết kế tổng hợp Đọc thiêt kế & Link thiết kế Tổng hợp lại Ràng buộc thiết kế Thiết lập mơi trường & Các điều kiện phân tích Kiểm tra thiết kế & Phân tích thiết lập Thực full phân tích & Khảo sát kết no Tạo ràng buộc slack < -1ns Kết có vi phạm? yes Tạo ràng buộc slack > -1ns yes Layout Hình 6.4.1 Lƣu đồ thực kiểm tra 6.4.1.2 Kiểm tra định thời thiết kế: Các liệu đƣợc cung cấp leiệu đƣợc tạo  Các liệu cung cấp File DC database: 12c_8584.mapped.v File Design Compiler tool cung cấp File ràng buộc thiết kế: 12c_8584.mapped.sdc File Design Compiler tool cung cấp Các file thư viện dùng để tổng hợp: slow.db, fast.db, typical.db, sagecg_umc025_ff_2p75v_0c.db Các file nhà máy chế tạo chip cung cấp 239  Các liệu tạo người sử dụng Prime Time tool File thiết lập tổng quát: pt_setup.tcl File thiết lập biến môi trường: pt_variables.tcl File ràng buộc thiết kế user PrimeTime viết: pt_add_constraints.tcl File chạy kiểm tra: pt_.tcl Các file tcl thủ tục để khảo sát thiết kế: worst_slack.tcl, in.tcl File ràng buộc thiết kế (nếu vi phạm xảy ra): 12c_8584_new.tcl 6.4.1.3 Kết kiểm tra  Để biết kết kiểm tra có xác hay khơng trước tiên phải kiểm tra việc đọc vào file Design Compiler nhà máy chế tạo có hay khơng Đúng khơng có lỗi xảy Và file tạo chạy có report hết tất trường hợpNo index entries found thiết kế hay không  Sau kết report thể kết kiểm tra toàn thiết kế: Report (*) cho biết tổng quan định thời thiết kế Report (**)cho biết kiểm tra design rule tòan thiết kế Report (***) cho biết thiết kế kiểm tra điều kiện min/max (PVT) (*) Report : analysis_coverage + Ở điều kiện: Process = 1, Temperature = 125 0C, Voltage = 2.25V 240 + Ở điều kiện: Process = 1, Temperature = 0C, Voltage = 2.75V (**) Report : constraint + Ở điều kiện: Process = 1, Temperature = 125 0C, Voltage = 2.25V 241 + Ở điều kiện: Process = 1, Temperature = 0C, Voltage = 2.75V Từ biểu đồ cột ta thấy khơng có vi phạm Max Capacitance Max Transition (***) + Ở điều kiện: Process = 1, Temperature = 125 0C, Voltage = 2.25V 242 6.4.1.4 Kết luận: Sau thông qua report ta thấy thiết kế bắt gặp định thời, design rule chuyển sang layout 6.4.2 Kiểm tra định thời – giai đoạn post-layout 6.4.2.1 Quy trình kiểm tra  Các kiểu kiểm tra thiết kế thực Prime Time cho core 12c_8584 Các ràng buộc thời gian thiết lập, thời gian giữ thời gian khôi phục Chu kỳ nhỏ xung nhịp Các ràng buộc rule thiết kế: maxcapacitance, maxtransition  Đối với Prime Time (Version A-2007.12 ) Synopsys kiểm tra đường dẫn định thời sử dụng Full-chip, gate-level static timing analysis để tìm vi phạm ràng buộc định thời, rule thiết kế  Nếu vi phạm xảy thì: Thiết kế cần tổng hợp lại sử dụng ràng buộc (được tạo Prime Time) để sửa điều kiện mà gây vi phạm, lỗi vi phạm với slack lớn ( âm, nhở -1ns) Thiết kế cần layout lại sử dụng ràng buộc (được tạo Prime Time) để sửa điều kiện mà gây vi phạm, lỗi vi phạm với slack nhỏ (âm, lớn -1ns)  Dưới lưu đồ thực kiểm tra: 243 Thiết kế layout Tổng hợp lại Đọc thiêt kế & Link thiết kế Layout lại Ràng buộc thiết kế Thiết lập mơi trường & Các điều kiện phân tích Kiểm tra thiết kế & Phân tích thiết lập Thực full phân tích & Khảo sát kết slack > -1ns Tạo ràng buộc slack < -1ns Kết có vi phạm? Tạo ràng buộc yes yes no Sign off Hình 6.4.2 Lƣu đồ thực kiểm tra 6.4.2.2 Kiểm tra định thời thiết kế Các liệu đƣợc cung cấp liệu đƣợc tạo  Các liệu cung cấp File netlist layout: 12c_8584.final.v File Astro tool cung cấp File chứa tụ điện điện trở kí sinh net: 12c_8584.final.spef.gz File Astro tool cung cấp File ràng buộc thiết kế: 12c_8584.mapped.sdc File Astro tool cung cấp 244 Các file thư viện dùng để tổng hợp: slow.db, fast.db, typical.db, sagecg_umc025_ff_2p75v_0c.db Các file nhà máy chế tạo chip cung cấp Các liệu tạo người sử dụng Prime Time tool File thiết lập tổng quát: pt_setup.tcl File thiết lập biến môi trường: pt_variables.tcl File ràng buộc thiết kế: pt_add_constraints.tcl File chạy kiểm tra: pt.tcl Các file tcl thủ tục để khảo sát thiết kế: worst_slack.tcl, in.tcl File ràng buộc thiết kế (nếu vi phạm xảy ra): 12c_8584.new.tcl 6.4.2.3 Kết kiểm tra  Để biết kết kiểm tra có xác hay khơng trước tiên phải kiểm tra việc đọc vào file Astro nhà máy chế tạo có hay khơng Đúng khơng có lỗi xảy Và file tạo chạy có report hết tất trường hợpNo index entries found thiết kế hay không  Sau kết report thể kết kiểm tra toàn thiết kế: Report (*) cho biết tổng quan định thời thiết kế Report (**)cho biết kiểm tra design rule tòan thiết kế Report (***) cho biết thiết kế kiểm tra điều kiện min/max (PVT) (*) Report : analysis_coverage + Ở điều kiện: Process = 1, Temperature = 125 0C, Voltage = 2.25V 245 + Ở điều kiện: Process = 1, Temperature = 0C, Voltage = 2.75V (**) Report : constraint + Ở điều kiện: Process = 1, Temperature = 125 0C, Voltage = 2.25V 246 + Ở điều kiện: Process = 1, Temperature = 0C, Voltage = 2.75V 6.4.2.4 Kết luận Sau thông qua report ta thấy thiết kế bắt gặp định thời, design rule chuyển chế tạo chip 247 Chƣơng KẾT QUẢ 7.1 Yêu cầu đề tài  Nghiên cứu thiết kế lõi IP chuyển đổi giao tiếp từ APB sang I2C hoạt động chế độ sau (sản phẩm gồm lõi IP mềm cứng) : - Master Transmitter - Master Receiver - Slave Transmitter - Slave Receiver - Tương thích chuẩn I2C (Rev 2.1) - Tương thích với chuẩn AMBA (Rev 2.0)  Nghiên cứu thiết kế lõi IP Bus I2C tương thích 8584 NXP I2C (sản phẩm gồm lõi IP mềm cứng) - Master Transmitter - Master Receiver - Slave Transmitter - Slave Receiver - Tương thích chuẩn I2C (Rev 2.1) - Tương thích với chuẩn song song Motorola Intel 7.2 Kết đạt đƣợc: 7.2.1 Lõi IP chuyển đổi giao tiếp từ APB sang I2C:  Tương thích chuẩn I2C (Rev 2.1) - Hoạt động mode: + Master Transmitter + Master Receiver 248 + Slave Transmitter + Slave Receiver - Hỗ trợ cấp tốc độ : 100KHz, 400KHz 3.4MHz - Hỗ trợ bit 10 bit địa - Hỗ trợ chế độ multimaster - Có FIFO 32 x 32 bit - Có thể truyền data dạng đơn byte (single mode) truyền theo chuỗi (page mode)  Tương thích chuẩn AMBA 2.0 APB bus với bus data 32 bit với tần số lên đến 230 MHz ( kết tổng hợp Quatus II 9.0) 7.2.2 Lõi IP Bus I2C tƣơng thích 8584 NXP I2C:  Tương thích chuẩn I2C (Rev 2.1) - Hoạt động mode: + Master Transceiver + Master Receiver + Slave Transceiver + Slave Receiver - Hỗ trợ cấp tốc độ : 100KHz, 400KHz 3.4MHz - Hỗ trợ bit 10 bit địa - Hỗ trợ chế độ multimaster  Tương thích với 8584 Có thể tương thích vơi chuẩn bus song song Motorola Intel với tần số lên đến 254 MHz 249 7.2.3 Sản phẩm đề gồm: Bản báo cáo tiếng Việt mô tả phương pháp nghiên cứu, lý thuyết, phân tích chi tiết thiết kế kết tổng hợp, mô phỏng, kiểm tra lõi IP Các file RTL code viết ngôn ngữ Verilog lõi IP Các file testbench viết ngôn ngữ Verilog Các file RTL code kết hợp viết ngôn ngữ Verilog để nạp kiểm tra FPGA File Constraints.sdc nestlist.v để thực lõi IP cứng 250 Chƣơng KẾT LUẬN VÀ ĐỀ NGHỊ 8.1 Ý nghĩa Với kết ta có thấy thiết kế đáp ứng đầy đủ yêu cầu đặt Với thiết kế đơn giản, thân thiện với người dùng lại hỗ trợ đầy đủ tính chuẩn I2C cho phép lõi IP cạnh tranh với lõi IP giới Với thiết kế thành công lõi IP I2C controller giúp bổ sung vào ngân hàng IP Viet Nam thiết kế Có thể ứng dụng phát triển hệ thống SoC, dịng vi xử lí cho thị trường Việt Nam 8.2 Hƣớng phát triển đề tài Để hoàn thiện lõi IP cần nghiên cứu thêm số tùy chọn hỗ trợ xử lý giao tiếp bus giám sát bus Đồng thời phải thêm tính tự xử lý “lệnh” để giảm bớt hoạt động cho vi xử lý kết nối đến điều khiển Cần cấu hình cho IP hỗ trợ chế độ như: hỗ trợ chế độ slave, hỗ trợ chế độ master, hỗ trợ hai tương ứng với nhu cầu hệ thống SoC hay vi xử lí giúp giảm tài nguyên tăng tần số hoạt động hệ thống SoC Cần phát triển thêm tín hiệu bắt tay với DMA (DMA handshaking signal) để ứng dụng hệ thống giao tiếp nhanh 251 Chƣơng PHỤ LỤC AMBA specification (http://www.arm.com/products/system-ip/amba/ambaopen-specifications.php ) I2C specification (http://www.nxp.com/#/search/params=[q=i2c%20spec,p=1,l=en]|filters=[] ) DesignWare DW_apb_i2c Databook (http://synopsys.com/dw/dwlibdocs.php ) ACTEL, SoftConsole v3.1-User‟s Guide, 2010 (Compiler cho vi xử lí ARM Cortex_M1) ACTEL, ARM Cortex-M1 Embedded Processor Hardware Development Tutorial, 2009 252