Nghiên cứu thiết kế lõi IP mềm bộ điều khiển AXI DDR3

ĐẠI HỌC QUỐC GIA TP.HCM TRƯỜNG ĐẠI HỌC BÁCH KHOA - NGUYỄN PHẠM HOÀNG DŨNG NGHIÊN CỨU THIẾT KẾ LÕI IP MỀM BỘ ĐIỀU KHIỂN AXI DDR3 Chuyên nghành: Kỹ thuật điện tử LUẬN VĂN THẠC SĨ TP.HỒ CHÍ MINH, tháng năm 2011 CƠNG TRÌNH ĐƯỢC HỒN THÀNH TẠI TRƯỜNG ĐẠI HỌC BÁCH KHOA ĐẠI HỌC QUỐC GIA TP.HỒ CHÍ MINH Cán hướng dẫn khoa học: TS Hồng Trang Cán chấm nhận xét 1: PGS.TS Lê Tiến Thường Cán chấm nhận xét 2: TS Trương Quang Vinh Luận văn thạc sĩ bảo vệ Trường Đại học Bách khoa, ĐHQG Tp HCM Ngày 12 tháng 07 năm 2011 Thành phần Hội đồng đánh giá luận văn thạc sĩ bao gồm: PGS.TS Đặng Thành Tín PGS.TS Hồng Đình Chiến PGS.TS Lê Tiến Thường TS Hoàng Trang TS Trương Quang Vinh Xác nhận chủ tịch hội đồng đánh giá luận văn trưởng khoa quản lý chuyên nghành sau luận văn sửa chữa CHỦ TỊCH HỘI ĐỒNG TRƯỞNG KHOA ĐẠI HỌC QUỐC GIA TP.HCM TRƯỜNG ĐẠI HỌC BÁCH KHOA CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM Độc lập - Tự - Hạnh phúc NHIỆM VỤ LUẬN VĂN THẠC SĨ Họ tên học viên: NGUYỄN PHẠM HOÀNG DŨNG Ngày, tháng, năm sinh: 18/09/1985 MSHV: 01408363 Nơi sinh: Quảng Ngãi Chuyên ngành: Kỹ thuật điện tử I TÊN ĐỀ TÀI: Nghiên cứu thiết kế lõi IP mềm điều khiển AXI DDR3 II NHIỆM VỤ VÀ NỘI DUNG: • Nghiên cứu giao thức hoạt động chuẩn bus AMBA AXI • Nghiên cứu hoạt động nhớ DDR3 SDRAM • Thiết kế điều khiển nhớ DDR3 SDRAM tương thích với bus AXI • Xây dựng môi trường kiểm tra hoạt động thiết kế III NGÀY GIAO NHIỆM VỤ: 06/09/2010 IV NGÀY HOÀN THÀNH NHIỆM VỤ: 01/07/2011 V CÁN BỘ HƯỚNG DẪN: Tiến sỹ Hoàng Trang Tp HCM, ngày tháng năm 2011 CÁN BỘ HƯỚNG DẪN CHỦ NHIỆM BỘ MÔN ĐÀO TẠO (Họ tên chữ ký) (Họ tên chữ ký) TS Hoàng Trang TRƯỞNG KHOA (Họ tên chữ ký) LỜI CẢM ƠN Tôi xin bày tỏ lịng biết ơn chân thành đến thầy TS Hồng Trang – người tận tình hướng dẫn, giúp đỡ, góp ý cho tơi nhiều q trình thực luận văn Tôi xin chân thành cảm ơn thầy nhiệt tình dạy, góp ý, giúp đỡ tơi suốt q trình học tập trường Đại học Bách khoa Tp Hồ Chí Minh Tơi xin chân thành cảm ơn Trung tâm Nghiên cứu Đào tạo Thiết kế Vi mạch (ICDREC), Đại học Quốc gia Thành Phố Hồ Chí Minh, tập thể nhóm Specification 2, tập thể nhóm Verification tạo điều kiện giúp đỡ tơi hồn thành luận văn Nguyễn Phạm Hồng Dũng MỤC LỤC CHƯƠNG 1: MỞ ĐẦU 1.1 Tổng quan 1.2 Tình hình phát triển tương lai 1.3 Phạm vi nghiên cứu CHƯƠNG 2: BUS AMBA AXI 2.1 Một số đặc điểm bus AXI 2.2 Cấu trúc bus AXI 2.2.1 Định nghĩa kênh truyền 2.2.2 Kênh đọc liệu 2.2.3 Kênh ghi liệu 2.2.4 Kênh đáp ứng ghi 10 2.3 Các giao thức truyền nhận 10 2.3.1 Đọc khối liệu 10 2.3.2 Đọc liệu liên tiếp với hai địa khác 11 2.3.3 Ghi khối liệu 11 2.3.4 Thứ tự trình truyền liệu 12 2.4 Mơ tả tín hiệu 13 2.4.1 Tín hiệu chung 13 2.4.2 Tín hiệu kênh địa ghi 14 2.4.3 Tín hiệu kênh ghi liệu 14 2.4.4 Tín hiệu kênh đáp ứng ghi 15 2.4.5 Tín hiệu kênh địa đọc 15 2.4.6 Tín hiệu kênh đọc liệu 16 2.5 Quá trình bắt tay 16 2.6 Cách định địa AXI bus 20 2.6.1 Chiều dài khối 20 2.6.2 Kích thước liệu khối 20 2.6.3 Các kiểu truyền liệu 21 2.7 Các tín hiệu đáp ứng trả sau lần truyền 22 2.8 Bus liệu 24 2.9 Truyền liệu với địa đầu unaligned 25 CHƯƠNG 3: BỘ NHỚ DDR3 SDRAM 28 3.1 Mơ tả chân tín hiệu nhớ DDR3 SDRAM 28 3.2 Cách định địa DDR3 SDRAM 30 3.2.1 DDR3 512Mb 30 3.2.2 DDR3 1Gb 30 3.2.3 DDR3 2Gb 31 3.2.4 DDR3 4Gb 31 3.2.5 DDR3 8Gb 31 3.3 Mô tả chức 32 3.3.1 Máy trạng thái mô tả hoạt động DDR3 32 3.3.2 Chức 33 3.3.3 Quá trình cấp nguồn khởi động 34 3.3.4 Q trình reset có nguồn cung cấp ổn định 35 3.4 Định nghĩa ghi 36 3.4.1 Lập trình cho ghi chọn cấu hình (mode) hoạt động 36 3.4.2 Thanh ghi MR0 37 3.4.3 Thanh ghi MR1 38 3.4.4 Thanh ghi MR2 40 3.4.5 Thanh ghi MR3 41 3.5 Mô tả tập lệnh DDR3 SDRAM 41 3.5.1 Lệnh kích hoạt (ACTIVE) 43 3.5.2 Lệnh nạp lại (PRECHARGE) 43 3.5.3 Lệnh làm tươi (REFRESH) 43 3.5.4 Lệnh đọc liệu từ DDR3 44 3.5.5 Lệnh ghi liệu vào DDR3 47 CHƯƠNG 4: THIẾT KẾ BỘ ĐIỀU KHIỂN 51 4.1 Sơ đồ khối thiết kế 51 4.2 Khối giao tiếp bus (AXI wrapper) 51 4.2.1 Khối AXI Wdata-Address-Command Receiver 54 4.2.2 Khối Inter RData Receiver 66 4.2.3 Khối Inter WData-Address-Command Transfer 66 4.2.4 Khối AXI BResponse Transfer 67 4.2.5 Khối AXI RData Transfer 67 4.3 Khối Data Multiplexing 68 4.3.1 Khối Wrapper Interface 71 4.3.2 Khối xếp phần địa chung lệnh 72 4.3.3 Khối xử lý phần địa đặc biệt 72 4.3.4 Khối Written Data Multilplexer 74 4.3.5 Khối Read Data Multiplexing 75 4.4 Khối DDR3 controller 75 4.4.1 Khối điều khiển khởi tạo nhớ 78 4.4.2 Khối điều khiển trình làm tươi 78 4.4.3 Khối điều khiển tiết kiệm lượng 78 4.4.4 Khối thiết lập cấu hình DDR3 trình chạy 78 4.4.5 Khối điều khiển lệnh 79 4.4.6 Khối điều khiển địa 79 4.4.7 Khối điều khiển liệu tín hiệu dị liệu 79 4.4.8 Khối xử lý trung tâm 79 CHƯƠNG 5: KIỂM TRA THIẾT KẾ 81 5.1 Mục tiêu trình kiểm tra 81 5.2 Môi trường kiểm tra 81 5.3 Kế hoạch kiểm tra thiết kế 83 5.4 Kết kiểm tra 85 KẾT LUẬN 90 CÁC CƠNG TRÌNH CƠNG BỐ CỦA TÁC GIẢ 91 TÀI LIỆU THAM KHẢO 92 CÁC HÌNH VẼ TRONG LUẬN VĂN Hình 1.1 Ơ nhớ RAM tĩnh Hình 1.2 Ơ nhớ RAM động Hình 1.3 Sự khác DIMM DDR2 DDR3 Hình 1.4 Sự khác khe cắm DDR2 DDR3 board mạch máy tính Hình 1.5 Thị phần dịng RAM năm 2011 Hình 1.6 Xu hướng phát triển nhớ SDRAM Hình 2.1 Cấu trúc kênh đọc Hình 2.2 Cấu trúc kênh ghi Hình 2.3 Đọc liệu qua bus AXI 10 Hình 2.4 Đọc hai khối liệu liên tiếp qua bus AXI 11 Hình 2.5 Ghi liệu qua bus AXI 12 Hình 2.6 Truyền liệu không theo thứ tự yêu cầu bus 13 Hình 2.7 Truyền liệu xen kẽ 13 Hình 2.8 Quá trình bắt tay, VALID tích cực trước READY 17 Hình 2.9 Quá trình bắt tay, READY tích cực trước VALID 17 Hình 2.10 Quá trình bắt tay, VALID READY tích cực lúc 17 Hình 2.11 Quan hệ tín hiệu bắt tay kênh đọc liệu 19 Hình 2.12 Quan hệ tín hiệu bắt tay kênh ghi liệu 19 Hình 2.13 Mối liên hệ tín hiệu strobe liệu bus 24 Hình 2.14 Truyền liệu bit bus 32 bit 25 Hình 2.15 Truyền liệu 32 bit bus 64 bit 25 Hình 2.16 Truy xuất liệu với địa đầu aligned bus liệu 32 bit 26 Hình 2.17 Truy xuất liệu với địa đầu unaligned bus liệu 32 bit 26 Hình 2.18 Truy xuất liệu với địa đầu unaligned bus liệu 64 bit 27 Hình 3.1 Máy trạng thái hoạt động nhớ DDR3 33 Hình 3.2 Quá trình reset cấp nguồn ban đầu cho DDR3 35 Hình 3.3 Quá trình reset nguồn cung cấp ổn định 36 Hình 3.4 Định thời tMRD 37 Hình 3.5 Định thời tMOD 37 Hình 3.6 Định nghĩa ghi MR0 38 Hình 3.7 Định nghĩa ghi MR1 39 Hình 3.8 Định nghĩa ghi MR2 40 Hình 3.9 Định nghĩa ghi MR3 41 Hình 3.10 Chu kỳ làm tươi DDR3 44 Hình 3.11 Đọc khối liệu theo kiểu BL8 với RL = 44 Hình 3.12 Định nghĩa thông số định thời đọc liệu 45 Hình 3.13 Tính tRPRE 46 Hình 3.14 Tính tRPST 47 Hình 3.15 Đọc liệu hai lần liên kiểu BL8 BC4 47 Hình 3.16 Đọc liệu hai lần liên kiểu BC4 BL8 47 Hình 3.17 Định thời ghi liệu 49 Hình 3.18 Tính tWPRE 49 Hình 3.19 Tính tWPST 50 Hình 3.20 Ghi khối liệu kiểu BL8 WL = 50 Hình 3.21 Hai lệnh ghi đọc liệu liên tiếp 50 Hình 4.1 Sơ đồ khối thiết kế 51 Hình 4.2 Sơ đồ chân khối giao tiếp bus 52 Hình 4.3 Sơ đồ khối giao tiếp bus 55 Hình 4.4 Sơ đồ khối Wdata-Address-Command Receiver 56 Hình 4.5 Sơ đồ khối Packet Driver 57 Hình 4.6 Máy trạng thái khối Packet Driver 57 Hình 4.7 Khối AXI Handshaking Controller 58 Hình 4.8 Khối Transfer Counter 59 Hình 4.9 Khối Writing Packet Controller 60 Hình 4.10 Khối lưu trữ thông tin 60 79  Yêu cầu từ hệ thống trình hoạt động Mã lệnh trường hợp lấy từ ngõ vào mrs_opcode_in 4.4.5 Khối điều khiển lệnh Khối có chức nhận yêu cầu từ khối AXI wrapper để tạo lệnh đọc ghi tương ứng cho DDR3 4.4.6 Khối điều khiển địa Khối có chức xác định địa ô nhớ tương ứng nhớ DDR3 dựa vào địa ngõ vào Ngoài ra, khối cịn có chức quan trọng khác, kiểm tra xem địa ghi đọc hai câu lệnh liên tiếp có băng hàng hay khơng  Nếu hai câu lệnh liên tiếp có địa băng hàng, khác địa cột khối xử lý trung tâm thực hai câu lệnh mà không cần phải nạp lại (precharge) cho DDR3  Nếu hai câu lệnh liên tiếp khác địa băng khác địa hàng khối xử lý trung tâm phải thực trình nạp lại cho nhớ DDR3 để đóng nhớ mở, sau mở băng hàng khác để thực lệnh 4.4.7 Khối điều khiển liệu tín hiệu dị liệu Khối có chức lái tín hiệu điều khiển liệu truyền nhận điều khiển DDR3 nhớ DDR3 Vấn đề quan trọng khối trình định thời  Thời gian trễ tính từ thời điểm phát lệnh ghi đến liệu có giá trị ghi vào nhớ DDR3 TWL  Thời gian trễ tính từ thời điểm phát lệnh đọc đến liệu có giá trị đọc xuất bus TRL Các khoảng thời gian trễ xác định đếm xung clock 4.4.8 Khối xử lý trung tâm 80 Khối xử lý trung tâm thực chất máy trạng thái có nhiệm vụ nhận thơng tin từ khối khác phát câu lệnh tương ứng đến nhớ DDR3 Các trạng thái điều kiện chuyển trạng thái thể chi tiết hình 4.26 Hình 4.29 Máy trạng thái khối xử lý trung tâm Các trạng thái máy trạng thái bao gồm: khởi đầu (Initialization), rãnh (Idle), làm tươi (Refresh), tiết kiệm lượng (Power Down), kích hoạt (Active), đọc (Read), ghi (Write) nạp lại (Precharge) Sau hoàn thành, trạng thái nạp lại tự động chuyển sang trạng thái rãnh mà không cần điều kiện 81 CHƯƠNG 5: KIỂM TRA THIẾT KẾ 5.1 Mục tiêu trình kiểm tra Kiểm tra trình cơng việc thiết kế tồn q trình thiết kế vi mạch Mục tiêu công việc kiểm tra phải đảm bảo cho thiết kế hoạt động theo đặc tính kỹ thuật đặt từ trước Trong trường hợp này, ta phải đảm bảo cho điều khiển hoạt động theo số chức sau:  Có khả truy xuất đến nhớ DDR3, bao gồm khả đọc ghi DDR3 cách xác  Tương thích với bus AXI: ta phải đảm bảo cho điều khiển có khả truyền nhận liệu theo giao thức bus AXI Các giao thức đề cập chương  Có khả truy xuất nhớ DDR3 với cấu hình khác nhau: x4, x8 x16 5.2 Mơi trường kiểm tra Để việc kiểm tra xác bao phủ tất trường hợp, ta cần phải xây dựng môi trường kiểm tra Môi trường kiểm tra cịn có chức thống kê tất trường hợp truy xuất từ master đến slave Môi trường kiểm tra lõi IP điều khiển DDR3 xây dựng hệ điều hành Linux để tận dụng tiện ích sẵn có Để rút ngắn thời gian kiểm tra, testbench tạo tự động đoạn mã script dựa vào tên gọi testbench, số trường hợp đặc biệt khác tạo tay Để kiểm tra tính tương thích điều khiển với bus AXI, ta dùng master để phát lệnh truy xuất nhớ DDR3 đến điều khiển thông qua bus AXI Hình 5.1 mơ tả hệ thống đơn giản để kiểm tra chức điều khiển AXI DDR3 82 Hình 5.1 Hệ thống kiểm tra điều khiển AXI DDR3 Hệ thống kiểm tra bao gồm:  Bus AMBA AXI: có vai trị kết nối master với slave Trong trường hợp bus cấu hình với 32 bit liệu địa chỉ, hai giao diện cho master hai giao diện cho slave  AXI master AXI master 2: hai master tương thích với bus AXI Đây IP kiểm tra khơng có khả tổng hợp FPGA ASIC, có vai trị phát lệnh truy xuất liệu đến slave  AXI Slave: slave tương thích với bus AXI Slave thêm vào hệ thống nhằm kiểm tra để đảm bảo hệ thống kết nối cách xác theo mong muốn người kiểm tra Đây củng IP kiểm tra, khơng có khả tổng hợp FPGA ASIC  AXI DDR3 controller: thiết kế cần kiểm tra tính Giao diện bus kết nối với bus AXI, giao diện nhớ kết nối với nhớ DDR3  DDR3 SDRAM Model: mơ hình mơ nhớ DDR3 Mơ hình có tính lưu trữ liệu hoạt động tương tự nhớ DDR3 sử dụng cho việc mô Trong trường hợp ta sử dụng mơ hình 83 nhớ DDR3 Micron Samsung, nghĩa việc kiểm tra chạy mô thực cho hai mơ hình hai nhà sản xuất 5.3 Kế hoạch kiểm tra thiết kế Việc kiểm tra thiết kế phải bảo đảm bao phủ tất trường hợp xảy Vì vậy, kế hoạch sau xây dựng nhằm đáp ứng mục tiêu Trong tất trường hợp, phương pháp kiểm tra so sánh liệu ghi xuống liệu đọc từ vùng nhớ có địa đầu định  Kiểm tra bản: trường hợp kiểm tra kiểu truyền liệu có từ AXI master đến nhớ DDR3 Trong trường hợp này, AXI master phát lệnh ghi liệu đến ô nhớ DDR3 theo kiểu giao thức định bus AXI Sau ghi liệu vào ô nhớ DDR3, AXI master phát lệnh đọc lại nhớ theo giao thức để kiểm tra liệu có ghi hay không Trong môi trường kiểm tra, tên trường hợp kiểm tra có dạng sau: test_____ Trong đó:  : thể kiểu truyền giao thức AXI lả: o fixed: truyền theo địa cố định o incr: truyền theo địa tăng dần o wrap: truyền theo địa wrap giới hạn  : thể số lượng liệu lần truyền Theo giao thức AXI, nhận giá trị từ đến 16 kiểu truyền theo địa cố định (fixed) theo địa tăng dần (incr) Đối với kiểu truyền theo địa wrap, nhận giá trị 2, 4, 8, 16  : thể kích thước liệu khối Trong trường hợp này, thiết kế hỗ trợ liệu có kích thước tối đa 32 bit, nhận giá trị 1, 2, tương ứng với kích thước liệu 8, 16, 32 84  : tùy chọn dùng để chọn mơ hình DDR3 sử dụng cho việc chạy mơ “samsung” để lựa chọn mơ hình DDR3 Samsung, khơng có mặc định mơ hình Micron  : dùng để chọn cấu hình cho nhớ DDR3 Trong trường hợp tùy chọn không nhận giá trị mặc định DDR3 có cấu hình x8, tùy chọn “x4” hay “x16”, tương ứng với cấu hình x4 x16 DDR3 Sau số ví dụ minh họa cho tên gọi trường hợp kiểm tra:  test_incr_7_2_x16: tương ứng với trường hợp kiểm tra kiểu truyền theo địa tăng dần, có liệu khối, liệu có kích thước 16 bit Mơ hình DDR3 sử dụng cho mơ Micron với cấu hình x16  test_wrap_8_4_samsung: tương ứng với trường hợp kiểm tra kiểu truyền theo địa wrap, có liệu khối, liệu có kích thước 32 bit Mơ hình DDR3 sử dụng cho mô Samsung với cấu hình x8  Kiểm tra truyền nhận cách liên tục: master phát liên tục lệnh đọc ghi đến nhớ DDR3 Đối với cách kiểm tra này, ta chia thành hai trường hợp khác o Lệnh đọc ô nhớ phát sau lệnh ghi nhớ Tên gọi cho tất trường hợp có dạng sau: test_mix___ Trong đó: tùy chọn có ý nghĩa giải thích phần trên, số thứ tự testcase tương ứng với trường hợp kiểm tra o Lệnh đọc ô nhớ phát sau tất lệnh ghi hoàn thành Tên gọi cho tất trường hợp có dạng sau: test_mix__wrdiscrete__ 85 Trong đó: , có ý nghĩa giải thích phần Các kiểu truyền liệu định nghĩa ngẫu nhiên file text có dạng sau: #TYPE LENGTH SIZE ADDRESS incr 91752432 wrap 98911704 fixed 12 141028647 Các lệnh truy xuất thực theo thứ tự từ xuống đến dòng cuối file Với file text trên, trường hợp thứ nhất, master phát lệnh đọc theo kiểu địa tăng dần (incr) sau lệnh ghi vào địa 91752432 Quá trình lặp lại kiểu wrap cuối kiểu fixed Đối với trường hợp thứ hai, master phát liên tiếp ba lệnh ghi theo kiểu incr, wrap fixed, sau master đọc lại liệu củng theo thứ tự địa Ta phải đảm bảo tất liệu đọc giống với liệu ghi xuống nhớ  Kiểm tra trạng thái reset điều khiển: phải đảm bảo điều khiển hoạt động bình thường sau reset Tên gọi cho trường hợp có dạng sau: test_reset_* Với * tên gọi mang tính gợi nhớ Các trường hợp kiểm tra hoạt động reset tạo tay (khơng trường hợp tạo hồn toàn tự động đoạn mã script) 5.4 Kết kiểm tra Quá trình kiểm tra chứng tỏ lõi IP điều khiển AXI DDR3 hoạt động theo đặc tính kỹ thuật đề ra, có khả truy xuất nhớ DDR3 tương thích với giao thức bus AXI Sau vài dạng sóng chứng tỏ hoạt động điều khiển 86 MR2 MR3 MR1 Hình 5.2 Quá trình cấu hình ban đầu cho DDR3 Hình 5.3 Cấu hình hoạt động DDR3 MR0 87 Thơng tin Dữ liệu Đáp ứng trả Hình 5.4 Q trình phát thơng tin liệu ghi bus Địa cột Địa hàng Dữ liệu Hình 5.5 Quá trình ghi liệu nhớ DDR3 Địa cột Dữ liệu Hình 5.6 Quá trình đọc liệu từ nhớ DDR3 88 Dữ liệu Hình 5.7 Dữ liệu đọc bus Hình 5.8 Thơng báo ghi liệu từ mơ hình DDR3 Hình 5.9 Thơng báo đọc liệu từ mơ hình DDR3 Bảng 5.1 thể số kết tổng hợp FPGA Altera Stratix II Stratix III Arria GX ALUTs (LEs) 520 522 523 Registers 984 1060 985 FPGA Tài nguyên sử dụng 89 Memory bits Tần số hoạt động lớn (MHz) 1944 1836 1944 295 371 195 Bảng 5.1 Kết tổng hợp số FPGA Hình 5.10 Báo cáo tổng hợp FPGA Stratix II Hình 5.11 Báo cáo tổng hợp FPGA Arria GX 90 KẾT LUẬN Kết đạt luận văn Luận văn trình bày thiết kế điều khiển DDR3 thông qua bus AXI AXI chuẩn bus tần số cao, dễ dàng điều khiển bắt tay tương thích với phiên dòng vi xử lý ARM, vi xử lý sử dụng rộng rãi thiết bị di động Bộ nhớ DDR3 củng hệ nhớ SDRAM Hiện DDR3 dần sử dụng rộng rãi thay dần cho nhớ DDR DDR2 Bộ điều khiển củng kiểm tra tính cách đầy đủ IP kiểm tra (VIP), mơ hình giả lập nhớ DDR3 đáng tin cậy công ty cung cấp phần mềm (Synopsys) nhà sản xuất nhớ (Micron Samsung) hàng đầu nghành điện tử Luận văn củng trình bày phương pháp tiếp cận cách ứng dụng hệ điều hành mã nguồn mở Linux vào thiết kế vi mạch Những tính sẵn có Linux hữu ích cho lĩnh vực thiết kế vi mạch Ta rút ngắn đáng kể thời gian thiết kế kiểm tra tận dụng tốt tính Hướng nghiên cứu Sau số hướng nghiên cứu phát triển tiếp theo:  Hiện tại, điều khiển có khả đáp ứng cho chip nhớ, đó, hướng phát triển nâng cấp để điều khiển có khả đáp ứng cho nhiều chip nhớ đặt DIMM  Nâng cấp để thiết kế hoạt động tần số cao hơn, đáp ứng cho tất loại chip nhớ DDR3 91 CÁC CƠNG TRÌNH CƠNG BỐ CỦA TÁC GIẢ [1] Nguyễn Phạm Hồng Dũng, Đặng Trọng Trình, Nguyễn Tuấn Phước, Hoàng Trang, “The Environment to Verify AXI DDR3 Controller”, ICDV 2010, Ho Chi Minh City University of Technology, Ho Chi Minh City, Vietnam, Aug 2010 92 TÀI LIỆU THAM KHẢO [1] JEDEC SOLID STATE TECHNOLOGY ASSOCIATION, “DDR3 SDRAM Standard, JESD79-3D”, April 2010 [2] “AMBA AXI Protocol v1.0 Specification”, ARM Limited, Mar 2004 [3] Tiến sỹ Đặng Trọng Trình, “Nghiên cứu thiết kế lõi IP điều khiển DDR3”, ICDREC, tháng năm 2010 [4] Kevil Kilbuck, “Main Memory Technology Direction”, page 29-35, Microsoft WinHEC 2007 [5] “DDR3 Advantages”, Micron Technology Inc, 2009 [6] Chih-Tsung Huang, “Introduction to AMBA 3.0 AXI”, 2008 [7] “Using the DesignWare Verification Models for the AMBA AXI Protocol”, Synopsys, Version 6.00a, Feb 2010 [8] Tống Văn On, “Thiết kế vi mạch CMOS VLSI – tập 1”, Nhà xuất Phương Đông, tháng 07 năm 2007 [9] Tống Văn On, “Thiết kế vi mạch CMOS VLSI – tập 2”, Nhà xuất Phương Đông, tháng 07 năm 2007 [10] Tống Văn On, “Thiết kế vi mạch CMOS VLSI – tập 3”, Nhà xuất Phương Đông, tháng 03 năm 2008 [11] “1Gb: x4, x8, x16 DDR3 SDRAM Features”, Micron Technology Inc, Rev 1, 2010 [12] “1Gb E-die DDR3 SDRAM”, Samsung Electronic Co, Ltd, Rev 1.4, 2009 [13] http://www.jedec.org/ PHẦN LÝ LỊCH TRÍCH NGANG Họ tên: NGUYỄN PHẠM HOÀNG DŨNG Ngày, tháng, năm sinh: 18/09/1985 Nơi sinh: Quảng Ngãi Địa liên lạc: 64 Nguyễn Trãi, Thành phố Quảng Ngãi, tỉnh Quảng Ngãi Q TRÌNH ĐÀO TẠO • Từ tháng 09/2003 đến tháng 04/2008: sinh viên nghành Điện tử Viễn thông, khoa Điện – Điện tử, Trường Đại học Bách khoa Tp Hồ Chí Minh • Từ tháng 09/2008 đến nay: học viên cao học nghành Kỹ thuật điện tử, khoa Điện – Điện tử, Trường Đại học Bách khoa Tp Hồ Chí Minh Q TRÌNH CƠNG TÁC • Từ tháng 03/2008 đến tháng 09/2009: làm việc Công ty TNHH Thiết kế Renesas Việt Nam • Từ tháng 12/2009 đến nay: làm việc Trung tâm Nghiên cứu Đào tạo Thiết kế Vi mạch (ICDREC), Đại học Quốc gia Tp Hồ Chí Minh ... TÀI: Nghiên cứu thiết kế lõi IP mềm điều khiển AXI DDR3 II NHIỆM VỤ VÀ NỘI DUNG: • Nghiên cứu giao thức hoạt động chuẩn bus AMBA AXI • Nghiên cứu hoạt động nhớ DDR3 SDRAM • Thiết kế điều khiển. .. với AXI bus: trình bày thiết kế chi tiết khối điều khiển  Môi trường kiểm tra hoạt động lõi IP vừa thiết kế: trình bày cấu trúc môi trường trường hợp kiểm tra cần thiết để đánh giá hoạt động IP. .. DDR3 47 CHƯƠNG 4: THIẾT KẾ BỘ ĐIỀU KHIỂN 51 4.1 Sơ đồ khối thiết kế 51 4.2 Khối giao tiếp bus (AXI wrapper) 51 4.2.1 Khối AXI Wdata-Address-Command Receiver