Nghiên cứu thiết kế lõi ip điều khiển ngắt lập trình được

ỦY BAN NHÂN DÂN TP.HCM ĐẠI HỌC QUỐC GIA TP.HCM SỞ KHOA HỌC VÀ CÔNG NGHỆ TT NGHIÊN CỨU VÀ ĐÀO TẠO THIẾT KẾ VI MẠCH BÁO CÁO NGHIỆM THU TÊN ĐỀ TÀI: Nghiên cứu thiết kế lõi IP điều khiển ngắt lập trình (Programable Interrupt Controller) TÊN CHỦ NHIỆM ĐỀ TÀI: Ks Trần Kiên Cường THÀNH PHỐ HỒ CHÍ MINH THÁNG 06/ 2011 IP điều khiển ngắt lập trình (Programmable Interrupt Controller) ICDREC TĨM TẮT NỘI DUNG NGHIÊN CỨU Báo cáo trình bày nội dung nghiên cứu đề tài “Nghiên cứu thiết kế lõi IP điều khiển ngắt lập trình (Programmable Interrupt controller)” Trung tâm Nghiên cứu Đào tạo Thiết kế Vi mạch (ICDREC)– Đại học Quốc Gia TP Hồ Chí Minh thực Phần tóm tắt nội dung nghiên cứu trình bày ba nội dung: mục tiêu đề tài, tên IP đề tài hướng phát triển đề tài Bộ điều khiển ngắt lập trình (Programmable Interrupt Controller - PIC) ngoại vi thiếu hệ thống vi điều khiển PIC giúp cho vi xử lý (CPU) quản lý khai thác sử dụng tất nguồn ngắt cách hiệu Đồng thời PIC giúp người sử dụng xây dựng lập trình chương trình xử lý dễ dàng đơn giản Vì lý đó, Trung tâm Nghiên cứu Đào tạo Thiết kế Vi mạch (ICDREC) thực đề tài với mục tiêu đưa hai loại sản phẩm xử lý ngắt phổ biến (tương ứng hỗ trợ cho vi xử lý bit 32 bit): + Lõi IP điều khiển ngắt lập trình tương đương thiết bị 8259A (Intel) có tên CE8259A (IP Equivalence to 8259A) + Lõi IP điều khiển ngắt lập trình tương thích với chuẩn bus AMBA ver2.0 (ARM) có tên AICA (Advanced Interrupt Controller compatible with AMBA AHB bus ver2.0) Tiếp theo thành công đề tài, sản phẩm đề tài có khả thương mại nhóm thực tiến hành nâng cấp chất lượng IP theo hướng thương mại hóa cao Việc nâng cấp chất lượng giúp cho IP ICDREC nói riêng Việt Nam nói chung có khả cạnh tranh cao thị trường Phần nội dung sau trình bày chi tiết hai lõi IP: CE8259A AICA I IP điều khiển ngắt lập trình (Programmable Interrupt Controller) ICDREC ABSTRACT This report will present the research content for the project “Research and design the Programmable Interrupt Controller (PIC)” done by the IC Design Research and Education Center (ICDREC) –Vietnam National University – Ho Chi Minh City (VNUHCM) This abstract shows three research contents as follow: the objectives of the project, the name of two IPs and the development of this project The programmable Interrupt controller (PIC) is an indispensable peripheral in any microcontroller system PIC enables microprocessor (CPU) to manage and exploit all interrupt sources the most effectively Simultaneously, PIC also helps the user to build the programmable program is easy and simple Because of this reason, ICDREC had made this project with the goal of making two products PIC which most popular today (corresponding supports for 8-bits microprocessor and 32-bits microprocessor): + The Programmable Interrupt Controller IP core equivalence to 8259A (Intel) is called CE8259A (IP Equivalence to 8259A) + The programmable Interrupt Controller Compatible with AMBA bus ver2.0 is called AICA (Advanced Interrupt Controller compatible with AMBA AHB bus ver2.0) Following the success in this project, although these subject products can be commercial, our group will also perform to upgrade the quality of the IP greater commercialization Upgrading the quality will enable the IPs of ICDREC and Viet Nam in general has higher competitiveness in the market The following sections will present more details about two IP cores: CE8259A, AICA and their applications II IP điều khiển ngắt lập trình (Programmable Interrupt Controller) ICDREC Mục lục TÓM TẮT NỘI DUNG NGHIÊN CỨU I ABSTRACT II Mục lục III Mục lục hình vẽ VII Mục lục bảng XI Bảng số từ viết tắt XII Chương BÁO CÁO TỔNG QUAN 1.1 Thông tin đề tài/dự án .1 1.1.1 Tên đề tài/Dự án 1.1.2 Tổ chức chủ trì thực đề tài/dự án 1.1.3 Chủ nhiệm đề tài/dự án 1.1.4 Thời gian thực 1.1.5 Tổng kinh phí thực .1 1.1.6 Tiến độ thực hồn thành cơng việc Chương PHƯƠNG PHÁP NGHIÊN CỨU THỰC HIỆN ĐỀ TÀI .6 2.1 Cách tiếp cận đề tài 2.2 Quy trình thực lõi IP bus điều khiển ngắt lập trình Chương GIỚI THIỆU VỀ NGẮT VÀ MỘT SỐ LÕI IP XỬ LÝ NGẮT 3.1 Ngắt hệ thống .9 3.2 Một vài thiết bị điều khiển ngắt phổ biến 11 Chương THIẾT BỊ CE8259A 15 4.1 Tổng quan cấu trúc CE8259A 15 4.1.1 Giới thiệu 15 4.1.2 Đặc tính 15 4.1.3 Sơ đồ chân 16 4.1.4 Lập trình cấu hình hệ thống 18 4.1.4.1 Các bước cấu hình hệ thống 19 4.1.4.2 Định cho trình đọc, ghi lấy vector ngắt 19 4.1.5 Mô tả từ mã 22 4.1.5.1 ICW (Initialization Command word) 22 4.1.5.2 OCW (Operation Command word) 25 4.1.6 Các ghi trạng thái 27 4.1.6.1 IRR (Interrupt Request Register) 27 4.1.6.2 ISR (In-Service Register) 28 4.1.7 Các chuỗi đáp ứng vector ngắt 28 4.1.7.1 Chế độ đáp ứng 3-byte 28 4.1.7.2 Chế độ đáp ứng byte 30 4.1.8 Các từ lệnh 31 4.1.8.1 Xoay mức ưu tiên 31 4.1.8.2 Kết thúc ngắt 31 4.1.8.3 Chế độ mặt nạ đặc biệt trigger mode 32 4.1.8.4 Lệnh thăm dò ngắt 32 4.1.9 Các chế độ hoạt động 33 4.1.9.1 Chế độ Fully Nested 33 III IP điều khiển ngắt lập trình (Programmable Interrupt Controller) ICDREC 4.1.9.2 Chế độ Cascade 34 4.1.9.3 Chế độ Special Fully Nested 35 4.1.9.4 Chế độ đệm liệu 36 4.2 Chi tiết thiết kế lõi IP mềm CE8259A 36 4.2.1 Sơ đồ khối 36 4.2.2 Các khối thiết kế 38 4.2.2.1 Khối máy trạng thái 38 4.2.2.2 Khối máy trạng thái điều khiển trình bắt tay 43 4.2.2.3 Khối tiếp nhận ngắt định mức ưu tiên 49 4.2.2.4 Khối RESPONSE 59 4.2.2.5 Khối CASCADE 63 4.2.2.6 Khối ghi khối bắt cạnh xung 66 Chương IP ĐIỀU KHIỂN NGẮT LẬP TRÌNH ĐƯỢC TƯƠNG THÍCH KIẾN TRÚC AMBA ver.2.0 (ARM) –THE ADVANCED INTERRUPT CONTROLLER COMPATIBLE WITH AMBA AHB – (AICA) 75 5.1 Tổng quan cấu trúc AICA 75 5.1.1 Giới thiệu 75 5.1.2 Các đặc tính AICA 76 5.1.3 Mô tả chức 76 5.1.3.1 Giới thiệu tổng quát 76 5.1.3.2 Sơ đồ chân 79 5.1.3.3 Phát ngắt 81 5.1.3.4 Khối vector ngắt 82 5.1.3.5 Mặt nạ ngắt 83 5.1.3.6 Phát ngắt mềm (ngắt lập trình) 84 5.1.3.7 Địa chương trình phục vụ ngắt 84 5.1.3.8 Đáp ứng ngắt 85 5.1.3.9 Kết nối AICA hệ thống 89 5.1.3.10 Vector port 92 5.1.3.11 Sử dụng vector port kết nối Daisy-Chain 92 5.1.3.12 Các kết nối với vi xử lý 94 5.2 Chi tiết thiết kế lõi IP mềm AICA 98 5.2.1 aica_int_request 98 5.2.1.1 Ngắt IRQ 98 5.2.1.2 Ngắt FIQ 99 5.2.2 aica_fiq_handling 100 5.2.3 aica_irq_handling aica_gpriority 101 5.2.4 aica_vec_port 105 5.2.4.1 Giải mã vector 105 5.2.5 aica_daisy_chain 107 5.2.6 aica_ahb_slave 108 5.2.6.1 Máy trạng thái AHB Slave 108 5.2.6.2 Các trạng thái 109 5.2.6.3 Điều kiện chuyển trạng thái 110 5.2.7 Bảng ghi AICA 110 5.2.7.1 Thanh ghi ACON 113 IV IP điều khiển ngắt lập trình (Programmable Interrupt Controller) ICDREC 5.2.7.2 IRQRAW 114 5.2.7.3 IRQMASK 115 5.2.7.4 IRQREQ 115 5.2.7.5 IRQCLR 116 5.2.7.6 IRQSERV 116 5.2.7.7 FIQRAW 116 5.2.7.8 FIQMASK 117 5.2.7.9 FIQREQ 117 5.2.7.10 FIQCLR 117 5.2.7.11 FIQSERV 118 5.2.7.12 SINT 118 5.2.7.13 SINTCLR 118 5.2.7.14 PRIORITYSOURCEx 119 5.2.7.15 IRQVECTORx 119 5.2.7.16 VECTORADDR 119 Chương KẾT NỐI TRONG HỆ THỐNG BUS OCP 120 6.1 Hệ thống bus OCP 120 6.2 Giao diện lõi IP – interrupt controller 122 6.3 Làm OCP wrapper cho lõi IP interrupt controller gắn vào hệ thống OCP system 125 Chương TỔNG HỢP VÀ MÔ PHỎNG KIỂM TRA THIẾT KẾ TRÊN FPGA 131 7.1 Tổng hợp thiết kế CE8259A 131 7.1.1 Kết tổng hợp lõi IP Quartus II 8.1 Altera 131 7.1.2 Kết tổng hợp DEMO Quartus II 8.1 Altera 134 7.1.3 Một số kết mô VCS 135 7.1.4 Kiểm tra thiết kế FPGA 142 7.1.4.1 Chương trình demo 142 7.1.4.2 Sơ đồ mạch demo 143 7.1.4.3 Mạch demo 144 7.1.4.4 Mô tả số trường hợp kiểm tra 150 7.2 Tổng hợp thiết kế AICA 154 7.2.1 Kết tổng hợp lõi IP Quartus II 8.1 Altera 154 7.2.2 Một số kết mô VCS 156 7.2.3 Kiểm tra thiết kế FPGA 161 7.2.3.1 Thiết kế chương trình demo 161 7.2.3.2 Mơ hình kết nối 163 7.2.3.3 Cấu trúc chương trình Demo 164 7.2.3.4 Các trường hợp kiểm tra (test cases) 164 Chương KẾT QUẢ TỔNG HỢP CÁC LÕI IP DẠNG ASIC 168 8.1 Ghi thông số vật lý 168 8.2 Tổng hợp thiết kế CE8259A 169 8.2.1 Tổng hợp thiết kế 169 8.2.1.1 Quy trình tổng hợp thiết kế ce8259a_top 169 8.2.1.2 Tổng hợp thiết kế ce8259a_top 170 8.2.1.3 Các file script dùng để tổng hợp thiết kế 176 8.2.2 Place & Route 176 8.2.2.1 Quy trình Place & Route 176 V IP điều khiển ngắt lập trình (Programmable Interrupt Controller) ICDREC 8.2.2.2 Quá trình thực bước kết đạt 178 8.2.3 Kiểm tra vật lý cho lõi IP CE8259A_TOP 191 8.2.3.1 Giới thiệu cộng cụ kiểm tra vật lý Hercules 191 8.2.3.2 Kiểm tra DRC – Design Rule Check 192 8.2.3.3 Kiểm tra LVS – Layout versus Schematic 195 8.2.4 Phân tích định thời 199 8.2.4.1 Kiểm tra định thời – giai đoạn pre-layout 199 8.2.4.2 Kiểm tra định thời – giai đoạn post-layout 205 8.2.4.3 Kết luận 210 8.3 Tổng hợp thiết kế AICA 211 8.3.1 Tổng hợp thiết kế 211 8.3.1.1 Quy trình tổng hợp thiết kế 211 8.3.1.2 Tổng hợp thiết kế aica_top 212 8.3.2 Place & Route thiết kế AICA_TOP 219 8.3.2.1 Quy trình Place & Route 219 8.3.2.2 Thực Place & Route aica_top 220 8.3.3 Kiểm tra vật lý thiết kế AICA_TOP 228 8.3.3.1 Giới thiệu cộng cụ kiểm tra vật lý Hercules 228 8.3.3.2 Kiểm tra DRC 229 8.3.4 Phân tích định thời 235 8.3.4.1 Quy trình kiểm tra định thời – giai đoạn pre-layout 235 8.3.4.2 Quy trình kiểm tra định thời – giai đoạn post-layout 237 8.3.4.3 Phân tích định thời cho lõi aica_top 238 Chương CÁC KẾT QUẢ ĐẠT ĐƯỢC 245 9.1 Yêu cầu đề tài 245 9.1.1 Lõi IP CE8259A 245 9.1.2 Lõi IP AICA 246 9.2 Kết đạt được, sản phẩm, ý nghĩa hạn chế 246 9.2.1 Kết đạt 246 9.2.2 Sản phẩm 246 9.2.3 Ý nghĩa hạn chế 247 9.3 Các IP có thị trường lõi IP ICDREC thiết kế 247 9.4 Hướng phát triển đề tài 249 TÀI LIỆU THAM KHẢO 250 PHỤ LỤC 251 Chứng nhận OCP IP cho hai lõi IP điều khiển ngắt lập trình 251 VI IP điều khiển ngắt lập trình (Programmable Interrupt Controller) ICDREC Mục lục hình vẽ Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình 3-1 Chip 8259A ( Intel) 12 3-2 Hệ thống Bus 8259A 12 3-3 Core AIC ( Atmel) 13 3-4 IP OPB-IC ( Xilin) 14 4-1 Sơ đồ chân CE8259A 16 4-2 Lưu đồ cấu hình hệ thống 19 4-3 Ghi liệu 20 4-4 Đọc liệu 20 4-5 Chế độ trả byte liệu 21 4-6 Chế độ trả byte liệu 21 4-7 Hệ thống Cascade 35 4-8 Sơ đồ khái quát IP CE8259A 37 4-9 Khối máy trạng thái 38 4-10 Máy trạng thái 40 4-11 Khối máy trạng thái điều khiển trình bắt tay 44 4-12 Máy trạng thái INTA 46 4-13 Khối tiếp nhận ngắt gán mức ưu tiên 49 4-14 khối đồng 50 4-15 Ngắt ban đầu 51 4-16 Nguồn ngắt sau gán mặt nạ 52 4-17 Chu kỳ đáp ứng 53 4-18 Thanh ghi trạng thái IRR 53 4-19 Khối ghi xoay 54 4-20 Priority resolve and vector decode 55 4-21 Cell quy định ưu tiên 56 4-22 Thanh ghi lưu bit ID ngắt vừa đáp ứng 57 4-23 Thanh ghi lưu bit ID ngắt đáp ứng 58 4-24 Thanh ghi ISR 58 4-25 Khối trả liệu bắt tay 59 4-26 Các tín hiệu chọn nguồn liệu 61 4-27 Chọn liệu ngõ 61 4-28 Dữ liệu cho cấu trúc lệnh READ 62 4-29 Dữ liệu cho chế độ hỏi vòng 62 4-30 Vector liệu ACK 63 4-31 Tín hiệu phát ngắt 63 4-32 Khối kết nối nối tiếp 64 4-33 Chu kỳ kết nối nối tiếp cho slave mode master mode 65 4-34 Tín hiệu tích cực slave 65 4-35 Thanh ghi ngõ kết nối nối tiếp 66 4-36 Sơ đồ chân khối bắt cạnh xung quản lý ghi 66 4-37 Khối đồng bắt cạnh xung cho tín hiệu rd wr inta 68 4-38 Chu kỳ xung RD WR 68 VII IP điều khiển ngắt lập trình (Programmable Interrupt Controller) Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình ICDREC 4-39 Chu kỳ xung INTA 69 4-40 ICW1 ICW2 69 4-41 ICW3 ICW4 71 4-42 Trạng thái tích cực tín hiệu cho phép ghi 72 4-43 OCW1 OCW2 72 4-44 Thanh ghi OCW3 74 5-1 Lõi AICA 79 5-2 Xử lý ngắt IRQ 82 5-3 Xử lý ngắt FIQ 82 5-4 Xử lý vector ngắt ưu tiên 83 5-5 Kết nối AICA với vi xử lý 89 5-6 Kết nối AICA mode đơn không sử dụng vector port 90 5-7 Kết nối nhiều AICA hệ thống 90 5-8 Định vector port 93 5-9 Vector port chế độ đồng 95 5-10 Ví dụ định vector port 96 5-11 Xử lý ngắt IRQ 98 5-12 Cấm lưu trạng thái ngắt IRQ 99 5-13 Xử lý ngắt FIQ 99 5-14 Cấm lưu trạng thái ngắt FIQ 100 5-15 Xử lý ngắt FIQ 100 5-16 Các mức ưu tiên xử lý ngắt IRQ 102 5-17 Mức ưu tiên phục vụ 102 5-18 Thanh ghi trạng thái phục vụ ngắt IRQ tự nhiên 103 5-19 Thanh ghi trạng thái phục vụ ngắt từ bắt đầu trình bắt tay 104 5-20 Thanh ghi IRQSERV 104 5-21 Mạch giải mã vector 105 5-22 Thanh ghi vector dùng mode Daisy-Chain 105 5-23 Thanh ghi vectorover 106 5-24 Khối tiếp nhận tín hiệu ACK trả tín hiệu NACK 106 5-25 Kết nối chế độ Daisy-Chain 107 5-26 Khối kết nối nối tiếp 108 5-27 Máy trạng thái AHB Slave 109 6-1 Hệ thống SoC với wrapped bus OCP-compliant IPs 121 6-2 Chân IP CE8259A 122 7-1 Kết tổng hợp tài nguyên riêng lõi IP Quartus II 8.1 131 7-2 Kết tổng hợp Timing riêng lõi IP Quartus II 8.1 132 7-3 Kết tổng hợp kết nối riêng lõi IP Quartus 8.1 132 7-4 Kết tổng hợp Main FSM 133 7-5 Kết tổng hợp INTA FSM 133 7-6 Kết tổng hợp DEMO Quartus II 8.1 134 7-7 Kết tổng hợp Timing DEMO Quartus II 8.1 134 7-8 Kết tổng hợp kết nối DEMO Quartus 8.1 135 7-9 Ngắt theo cạnh lên nguồn ngắt 135 7-10 Ngắt theo mức thấp nguồn ngắt 136 7-11 Kết thúc ngắt tự động 137 VIII IP điều khiển ngắt lập trình (Programmable Interrupt Controller) Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình Hình ICDREC 7-12 Ngắt có mặt nạ 138 7-13 Ngắt hệ thống đáp ứng byte, interval = 138 7-14 Ngắt hệ thống đáp ứng byte 139 7-15 Ưu tiên mức ngắt 140 7-16 Xoay mức ưu tiên ngắt 140 7-17 Ngắt hệ thống Cascade, đáp ứng byte 141 7-18 Ngắt hệ thống Cascade đáp ứng byte 142 7-19 Chương trình demo 142 7-20 Sơ đồ mạch demo 143 7-21 Khối vi xử lý PIC xử lý liệu 144 7-22 Khối LCD hiển thị liệu 144 7-23 Khối ma trận phím nhấn chọn mode hoạt động 145 7-24 Khối IN1 146 7-25 Khối IN2 146 7-26 Khối OUT1 147 7-27 Khối OUT2 148 7-28 Board kiểm tra chức 149 7-29 Kết tổng hợp tài nguyên riêng lõi IP Quartus II 8.1 154 7-30 Kết tổng hợp Timing riêng lõi IP Quartus II 8.1 155 7-31 Kết tổng hợp kết nối riêng lõi IP Quartus 8.1 155 7-32 Kết tổng hợp AHB Slave FSM 155 7-33 Quá trình giao tiếp với AHB bus 156 7-34 Ghi đọc liên tục (pineline) ghi 157 7-35 Ghi vào ghi chứa mức ưu tiên lập trình 158 7-36 Ghi vào ghi chứa vector địa ngắt 158 7-37 Quá trình đáp ứng vector ngắt 159 7-38 Xử lý yêu cầu ngắt 160 7-39 Các SW mạch Smitt Trigger ổn định nguồn ngắt 161 7-40 Kit FPGA kết nối liên quan 162 7-41 Board test kết nối với kit 162 7-42 Mô hình kết nối kiểm tra AICA 163 7-43 Cấu trúc chương trình Demo 164 8-1 Mơ tả quy trình tổng hợp mức ASIC 169 8-2 Lưu đồ tổng hợp thiết kế ce8259a_top 170 8-3 Tổng quan thiết kế 172 8-4 Diện tích thiết kế 173 8-5 Report định thời 173 8-6 Kiểm tra capacitance 174 8-7 Kiểm tra transition 174 8-8 Flip Flop 175 8-9 Kết tổng hợp ce8259a_top 175 8-10 Cấu trúc khối bên ce8259a_top sau tổng hợp 176 8-11 Lưu đồ Place and Route cho ce8259a_top 177 8-12 Lưu đồ thực timing and design setup 178 8-13 Kết kiểm tra design 179 8-14 Cell ce8259a_top sau thiết lập ban đầu 180 IX IP điều khiển ngắt lập trình (Programmable Interrupt Controller) ICDREC  Chu kỳ nhỏ xung nhịp  Các ràng buộc rule thiết kế: maxcapacitance, maxtransition  Đối với Prime Time (Version A-2007.12) Synopsys kiểm tra đường dẫn định thời sử dụng Full-chip, gate-level static timing analysis để tìm vi phạm ràng buộc định thời, rule thiết kế  Nếu vi phạm xảy thì:  Thiết kế cần tổng hợp lại sử dụng ràng buộc (được tạo Prime Time) để sửa điều kiện mà gây vi phạm, lỗi vi phạm với slack lớn (âm, nhở -1ns)  Thiết kế cần layout lại sử dụng ràng buộc (được tạo Prime Time) để sửa điều kiện mà gây vi phạm, lỗi vi phạm với slack nhỏ (âm, lớn -1ns)  Dưới lưu đồ thực kiểm tra: 8.3.4.3 Phân tích định thời cho lõi aica_top 8.3.4.3.1 Giai đoạn pre-layout  Các liệu cung cấp cho dụng cụ PrimeTime  File DC database: aica_top.mapped.v File Design Compiler tool cung cấp  File ràng buộc thiết kế: aica_top.mapped.sdc File Design Compiler tool cung cấp  Các file thư viện dùng để tổng hợp: scx3_cmos8rf_rvt_ss_1p08v_125c.db, scx3_cmos8rf_rvt_ff_1p65v_m55c.db Các file nhà máy chế tạo chip cung cấp  File thiết lập tổng quát: run_pt.tcl 238 IP điều khiển ngắt lập trình (Programmable Interrupt Controller) ICDREC  File thiết lập biến môi trường: pt_variables.tcl  File ràng buộc thiết kế user PrimeTime viết: pt_add_constraints.tcl  File chạy kiểm tra: pt.tcl  Các file tcl thủ tục để khảo sát thiết kế: worst_slack.tcl, in.tcl  File ràng buộc thiết kế (vi phạm < -1ns xảy ra): aica_top_new.tcl  Các báo cáo dụng cụ PrimeTime tạo phân tích định thời tồn lõi  Report (*) cho biết tổng quan định thời thiết kế với điều kiện max/min (PVT: Process, Voltage, Temperature)  Report (**) cho biết kiểm tra design rule tòan thiết kế với điều kiện max/min (PVT: Process, Voltage, Temperature)  Report (***) cho biết đường dẫn khơng kiểm tra định thời (nếu có) (*) 239 IP điều khiển ngắt lập trình (Programmable Interrupt Controller) ICDREC  Lõi kiểm tra định thời với điều kiện max/min khơng có vi phạm định (**) Max Min 240 IP điều khiển ngắt lập trình (Programmable Interrupt Controller) ICDREC Từ biểu đồ cột ta thấy khơng có vi phạm Max Capacitance Max Transition (***) 8.3.4.3.2 Giai đoạn post-layout  Các liệu cung cấp cho dụng cụ PrimeTime  File netlist layout: aica_top.final.v File Astro tool cung cấp  File chứa tụ điện điện trở kí sinh net: aica_top.final.spef.gz File Astro tool cung cấp 241 IP điều khiển ngắt lập trình (Programmable Interrupt Controller) ICDREC  File ràng buộc thiết kế: aica_top.mapped.sdc File Astro tool cung cấp  Các file thư viện dùng để tổng hợp: scx3_cmos8rf_rvt_ss_1p08v_125c.db, scx3_cmos8rf_rvt_ff_1p65v_m55c.db Các file nhà máy chế tạo chip cung cấp  File thiết lập tổng quát: pt_setup.tcl  File thiết lập biến môi trường: pt_variables.tcl  File ràng buộc thiết kế: pt_add_constraints.tcl  File chạy kiểm tra: pt.tcl  Các file tcl thủ tục để khảo sát thiết kế: worst_slack.tcl, in.tcl  File ràng buộc thiết kế (vi phạm < -1ns xảy ra): aica_top.new.tcl  Các báo cáo dụng cụ PrimeTime tạo phân tích định thời tồn lõi  Report (*) cho biết tổng quan định thời thiết kế với điều kiện max/min (PVT: Process, Voltage, Temperature)  Report (**) cho biết kiểm tra design rule tòan thiết kế với điều kiện max/min (PVT: Process, Voltage, Temperature)  Report (***) cho biết đường dẫn khơng kiểm tra định thời (nếu có) (*) 242 IP điều khiển ngắt lập trình (Programmable Interrupt Controller) 243 ICDREC IP điều khiển ngắt lập trình (Programmable Interrupt Controller) ICDREC  Lõi kiểm tra định thời với điều kiện max/min khơng có vi phạm định Max Min Từ biểu đồ cột ta thấy khơng có vi phạm Max Capacitance Max Transition 244 IP điều khiển ngắt lập trình (Programmable Interrupt Controller) Chương ICDREC CÁC KẾT QUẢ ĐẠT ĐƯỢC 9.1 Yêu cầu đề tài 9.1.1 Lõi IP CE8259A  Nghiên cứu thiết kế lõi IP mềm FPGA tương đương với thiết bị 8259A Intel  Thực viết code RTL  Kiểm tra hoạt động phần mềm DC Synopsys, mô kiểm tra kit FPGA Altera  Thiết kế board viết chương trình để test lõi IP giao tiếp với kit vi xử lý mô vi xử lý 8086 8085 Intel  Sau sản phẩm thiết kế dạng IP mềm FPGA chuyển thành dạng IP cứng ASIC 245 IP điều khiển ngắt lập trình (Programmable Interrupt Controller) ICDREC 9.1.2 Lõi IP AICA  Nghiên cứu thiết kế lõi IP mềm FPGA tương thích với kiến trúc AMBA ver.2.0 ARM  Thực viết code RTL  Kiểm tra hoạt động phần mềm DC Synopsys, mô kiểm tra kit FPGA Altera  Thiết kế kit viết chương trình để test lõi IP giao tiếp với vi xử lý họ vi xử lý ARM7  Sau sản phẩm thiết kế dạng IP mềm FPGA chuyển thành dạng IP cứng ASIC 9.2 Kết đạt được, sản phẩm, ý nghĩa hạn chế 9.2.1 Kết đạt Dựa yêu cầu đề tài nêu mục 7.2, nhóm nghiên cứu tiến hành nghiên cứu thiết kế hoàn thành tất hạng mục ký kết Với báo cáo kết trên, ta thấy thiết kế đáp ứng yêu cầu đề tài đặt 9.2.2 Sản phẩm Sau đề tài thực xong, sản phẩm đề gồm: Bản báo cáo tiếng Việt mô tả phương pháp nghiên cứu, lý thuyết hệ thống đáp ứng ngắt, phân tích chi tiết thiết kế kết tổng hợp, mô phỏng, kiểm tra hai lõi IP CE8259A AICA Các file RTL code viết ngôn ngữ Verilog lõi IP Các file RTL code kết hợp viết ngôn ngữ Verilog để nạp kiểm tra FPGA File Constraints.sdc nestlist.v để thực lõi IP cứng 246 IP điều khiển ngắt lập trình (Programmable Interrupt Controller) ICDREC Cách thực kiểm tra FPGA với mô tả đầy đủ cách gán chân, bảng ghi, sơ đồ mạch ngoài, cách kết nối kiểm tra 9.2.3 Ý nghĩa hạn chế  Ý nghĩa Đây đề tài nghiên cứu vấn đề Việt Nam Vì vậy, đề tài tiền đề cho trình phát triển hệ thống ứng dụng, đặc biệt việc phát triển hệ thống lõi IP ngoại vi đáp ứng cho vi xử lý bit 32 bit Việt Nam Hơn nữa, với lõi IP có tính tương đương với thị trường, sản phẩm đề tài hồn tồn có khả cạnh tranh theo dự kiến niên yết sàn giao dịch IP giới Điều mở khả thương mại hóa sản phẩm trí tuệ cịn non trẻ ICDREC nói riêng Việt Nam nói chung  Hạn chế Đối với đề tài thuộc dạng việc tìn hiểu chuẩn, quy ước kinh nghiệm thiết kế hạn chế, sản phẩm đề tài thể đồng điệu mặt tính với IP có sẵn thị trường mà chưa thể đột phá thiết kế công nghệ Một phần hạn chế sở hạ tầng thiết bị Việt Nam chưa đáp ứng môi trường làm việc chuyên nghiệp Trong tương lai gần, nhóm nghiên cứu tích cực nghiên cứu mở rộng tính chất lượng sản phẩm 9.3 Các IP có thị trường lõi IP ICDREC thiết kế Báo so sánh sản phẩm đề tài với hai sản phẩm phổ biến thị trường là: chip 8259A (Intel) IP PL190 (ARM) Bảng 9-1 So sánh IP CE8259A với 8259A (Intel) CE8259A 8259A (Intel) Quản lý nguồn ngắt vector ngắt Quản lý nguồn ngắt vector ngắt 247 IP điều khiển ngắt lập trình (Programmable Interrupt Controller) ICDREC Mở rộng nguồn ngắt với Cascade mode Mở rộng nguồn ngắt với Cascade mode mức ưu tiên lập trình mức ưu tiên lập trình Tương thích với uP80/85/86/88 Tương thích với uP80/85/86/88 Hỗ trợ mặt nạ ngắt Hỗ trợ mặt nạ ngắt Hỗ trợ đọc ghi trạng thái Hỗ trợ đọc ghi trạng thái Có khả lập trình chế độ hoạt động Có khả lập trình chế độ hoạt động (tham khảo (1) 8259A, The Programmable Interrupt Controller (8259A, 8259A-2), Intel, September 1988) Bảng 9-2 So sánh IP AICA với IP PL 190 (ARM) AHB Interrupt Controller (AICA) PL190 ( ARM) Tương thích với chuẩn AMBA, dễ dàng tích Tương thích với chuẩn AMBA, dễ dàng hợp hệ thống SOC tích hợp hệ thống SOC Cung cấp 32 mức ngắt IRQ mức ngắt Cung cấp 32 mức ngắt dùng chung IRQ FIQ FIQ Cung cấp 32 vector ngắt thường IRQ Cung cấp 16 vector ngắt thường IRQ Đặt mức ưu tiên phần cứng phần Đặt mức ưu tiên phần cứng phần mềm mềm Hỗ trợ ngắt nhanh, ngắt thường ngắt phần Hỗ trợ ngắt nhanh, ngắt thường ngắt mềm phần mềm Hỗ trợ chế độ mặt nạ ngắt Hỗ trợ chế độ mặt nạ ngắt Hỗ trợ đọc ghi trạng thái Hỗ trợ đọc ghi trạng thái Hỗ trợ khả mở rộng ngắt Daisy- Hỗ trợ khả mở rộng ngắt Chain Mode Daisy-Chain Mode Tương thích với vi xử lý có cấu trúc Tương thích với vi xử lý có cấu trúc AMBA, đặc biệt lõi vi xử lý ARM7, AMBA, đặc biệt lõi vi xử lý ARM7 ARM9, ARM11 (tham khảo (2) DDI0181, PL190- The Advanced Vectored Interrupt Controller, ARM, 2000, 20003-2004) 248 IP điều khiển ngắt lập trình (Programmable Interrupt Controller) ICDREC 9.4 Hướng phát triển đề tài  Nghiên cứu hoàn thiện hệ thống xử lý đáp ứng ngắt hệ thống vi xử lý bit vi xử lý 32 bit  Phát triển sản phẩm đề tài theo hướng thương mại, nâng cao tính cạnh tranh sản phẩm  Thay sản phẩm trí tuệ nước ngồi 249 IP điều khiển ngắt lập trình (Programmable Interrupt Controller) ICDREC TÀI LIỆU THAM KHẢO 8259A, The Programmable Interrupt Controller (8259A, 8259A-2), Intel, September 1988 DDI0181, PL190- The Advanced Vectored Interrupt Controller, ARM, 2000, 20003-2004 DDI0416, The PrimeCell® Generic Interrupt Controller (PL390), ARM, 2008 8086, 16-BIT HMOS MICROPROCESSOR 8086/8086-2/8086-1, September 1990 ARM1136™ Revision: r0p1 Technical Reference Manual, ARM, 2002-2003 Fushion Advanced Development Kit, Actel PIC18F4520 Enhanced Flash Microcontrollers with 10-Bit A/D and nanoWatt Technology – 2004 MSM82C59A-2, Programmable Interrupt controller, OKI Semiconductor, January 1998 AIC, Advanced Interrupt Controller, ATMEL, 2002-2003 10 Core Interrupt for APB, Actel, January 2008 250 IP điều khiển ngắt lập trình (Programmable Interrupt Controller) ICDREC PHỤ LỤC Chứng nhận OCP IP cho hai lõi IP điều khiển ngắt lập trình 251 IP điều khiển ngắt lập trình (Programmable Interrupt Controller) 252 ICDREC