Nghiên cứu null convention logic trong thiết kế vi mạch bất đồng bộ

ĐẠI HỌC QUỎC GIA TP HCM TRƯỜNG ĐẠI HỌC BÁCH KHOA LÊ THÀNH TỚI NGHIÊN CỨU NULL CONVENTION LOGIC TRONG THIẾT KỄ VI MẠCH BẤT ĐÒNG Bộ Chuyên ngành: Kỳ thuật diện tứ Mã số chuyên ngành: 9520203 Phản biện độc lập: TS Võ Nguyên Sơn Phan biện độc lập: PGS.TS Trần Trung Duy Phản biện: PGS.TS Trần Ngọc Thịnh Phản biện: PGS.TS Trần Công Hùng Phản biện: PGS.TS Phan Văn Ca NGƯỜI 1ỈƯĨNG DẦN: PGS.TS Hồng Trang làm sờ cho việc so sánh hai phương pháp thơng số cơng suất, diện tích tốc độ Ngồi ra, thơng số cơng suất phương pháp bất đồng so sánh với kết quã nghiên cứu cúa tác giá khác Ket nghiên cứu ASIC cho thấy công suất vi mạch bất đồng dựa NCL cải thiện khoảng 71% so với vi mạch đồng Ngoài ra, kết qua nghiên cứu FPGA cho kết tương tự, công suất cua vi mạch bất đồng dựa trôn NCL cai thiện khoang 40% công suất so với vi mạch đồng Phương pháp thiết kế vi mạch bất đồng dựa NCL khơng thích hợp để thiết kế cho vi mạch cơng suất thấp mà cịn thích hợp de thict kế cho vi mạch với nhiều mục đích khác Do đó, đê cải thiện vi mạch thiết ke phương pháp đồng mà không cần phải thiết kế lại nhằm tiết kiệm thời gian cơng sức lựa chọn cơng cụ để chuyển từ thiết kế đồng sang thiết kế bất đồng cần thiết nghiên cứu luận án Trong số nhiều công cụ chuyển đổi, UNCLE (Unified NCL Environment) lựa chọn để chuyển đổi từ thiết kể đồng sang thiết kế bất đồng dựa NCL ưu điềm cua cơng cụ Trong qui trình chuyển đồi UNCLE, file code Verilog RTL (Register Transfer Level) chuyên thành netlist single rail cua D flip-flop, chốt cong logic Netlist chuyên thành netlist bất đồng dual-rail tối ưu bời nhiều chức khác Sau đó, netlist tổng hợp bàng nhiều công cụ khác Dể thử nghiệm qui trinh chuyển đổi, phcp chuyến đôi Subbytc thực khối S-box q trình mã hóa AES thực Ngồi ra, netlist sau chuyên đoi cỏ thê mô phởng bang mơ phóng Unclesim cúa UNCLE Trong q trình tồng hợp, hầu hết thiết kể bất đồng dựa NCL dược tống hợp cách sứ dụng thư viện đồng Đây khó khăn bất lợi có lẽ lớn cho người nghiên cứu vi mạch bất đồng Đe giải khó khăn việc thiếu thư viện cell phục vụ cho tổng hợp thiết kế bất đồng bộ, luận án này, tác giả đồ xuất tiến qui trình thiết ke thư viện cell chuẩn đồng thời đề xuất thiết kế thư viện cell NCL cho thiết kế bất đồng Nhờ vào qui trình mà nhà nghiên cứu tự tạo thư viện cell công nghệ khác cập nhật cell cách dề dàng iii ĐẠI HỌC QUỐC GIA TP HỊ CHÍ MINH TRNG ĐẠI HỌC BÁCH KHOA LÊ THÀNH TỚI NGHIÊN CỨU NULL CONVENTION LOGIC TRONG THIÉT KẾ VI MẠCH BẤT ĐÒNG BỘ LUẬN ÁN TIẺN Sỉ TP HỊ CHÍ MINH - NĂM 2023 TĨM TẮT LUẬN ÁN Trong nhiều thập ky qua, thiết kế đồng đóng vai trị quan trọng hệ thống mạch số Tuy nhiên, công nghệ phát triển, thiết bị điện tứ đòi hoi yêu cầu cao hon tốc độ xử lý phải nhanh hon, kích thước vi mạch phải nhỏ gọn hơn, công suất tiêu thụ phai thấp đổ trì nguồn pin thời gian dài Với ycu cầu vi mạch đồng khó đáp ứng vấn đề liên quan đến xung clock clock skew, glitch, nhiễu điện từ, layout cho mạng phân bổ xung clock, đặc biệt vấn đề giảm công suất Ngược lại, vi mạch bất đồng không sử dụng xung clock nên có thổ khắc phục số nhược diem liên quan đến xung clock đề cập Do đó, luận án nảy, tác giả nghiên cứu ba vấn đề sau: - Thứ nghiên cứu phương pháp thiết kế mạch bất đồng dựa NCL (Null Convention Logic) - Thứ hai nghiên cứu qui trình chuyển đổi từ thiết kế đồng sang thiết kế bất đồng dựa NCL - Thứ ba nghiên cứu cải tiến qui trình thiết kế thư viện cell NCL đề xuất thiết kế hai thư viện cell NCL tĩnh bán tĩnh phục vụ cho tống hợp thiết kế bất đong Nghiên cứu phương pháp thiết kế mạch bất đồng dựa trẽn NCL, tác giá hệ thống hóa số vấn đề liên quan đến thiết kế vi mạch dựa NCL Phương pháp sử dụng chế bắt tay cục để đồng hoạt động mạch, phần tứ mạch chi thực trình chuyến mạch cần thiết, đặc diem không giống mạch đồng Chính mà cơng suất chuyển mạch vi mạch bất đồng thiết kế dựa NCL giám đáng kể so với vi mạch đồng Đổ minh họa cho đặc điểm phương pháp đe cập trên, thuật tốn AES (Advanced Encryption Standard) chọn làm ví dụ minh họa cho phương pháp Ngồi thực ví dụ bàng phương pháp bất đồng dựa NCL, luận án thực thiết ke bang phương pháp đồng Cả hai thiết kế đồng bất đong dựa NCL mơ phóng thứ nghiệm FPGA (Field Programmable Gate Array) theo hướng tiếp cận ASIC (Application-Specific Integrated Circuit) Từ ii LỜI CAM ĐOAN Tôi xin cam đoan đày công trình nghiên cứu cua bán thân tơi Các kết q nghiên cứu kết luận luận án trung thực, không chép từ nguồn hình thức Việc tham khảo nguồn tài liệu (nếu có) thực trích dẫn ghi nguồn tài liệu tham khảo đủng qui định Tác giã luận án Lê Thành Tới i Các cell NCL thực bàng công cụ Virtuoso cua Cadence Design Compiler Synopsys, thiết kế dựa PDK (Process Design Kit) 45nm mô phông đê kiêm tra chức nhiêu corner khác Ngồi ra, Ocean script mơi trường EDA sừ dụng nhằm cai tiến qui trình thiết kế thư viện cell hỗ trợ cho q trình đặc tinh hóa cell tự động đê trích xuất mị hỉnh thời gian mị hình cơng suất Các mơ hình sứ dụng để tạo flic lib File chuyên thành flic db đẽ tạo thành thư viện Thư viện NCL hoàn chỉnh gồm 27 cell sứ dụng để tống hợp thiết kế bất đồng dựa NCL Đe so sánh thư viện cell NCL tĩnh bán tĩnh luận án với thư viện cell NCL tác giã khác, tác giã thực việc so sánh kết qua tồng hợp cùa cộng toàn phần bít cách sử dụng thư viện cell NCL đề xuất thư viện cell NCL cùa tác giả khác Kết quà tổng hợp cho thấy công suất cùa cộng toàn phần đă cải thiện 20% tổng hợp thư viện NCL tĩnh có the thiện 39% tổng hợp bới thư viện NCL bán tình so với thư viện NCL tĩnh tác giả khác iv simulated, tested with ASIC approach From there as a basis for the comparison between the two methods on parameters such as power, area and speed In addition, the power parameters of the asynchronous method are compared with the research results of other authors Research results with ASIC approach have shown that the power consumption of the NCL-based asynchronous circuits could be improved by about 71% compared to the synchronous circuits In addition, the research results on FPGA also give similar results, the power of the NCL-based asynchronous circuit also improves about 40% compared to the synchronous circuit The NCL-based asynchronous integrated circuit design method is not only suitable for the design of the low power integrated circuits, but also suitable for the design of circuits with many other purposes Therefore, in order to improve the circuits designed by the synchronous method without having to redesign in order to save time and effort, choosing tools to convert from the synchronous design to the asynchronous design is necessary and also studied in this dissertation Among many conversion tools, UNCLE is chosen to convert from the synchronous design to the asynchronous design based on NCL because of its advantages In the UNCLE conversion flow, Verilog RTL code files are converted to a single rail nellist of D nip-flops, latches, and logic gales This netlist is convened into a dual-rail asynchronous netlist and optimized by many other functions This netlist can then be synthesized using various tools The Subbyte transformation that performs the S-box block in the AES encryption is performed to test the conversion How In addition, the converted netlist can be simulated using UNCLE'S Unclesim In the synthesis process, most NCL-based asynchronous designs are synthesized using synchronous libraries This is a great difficulty and disadvantage for those who study the asynchronous circuits To solve the problem of the lack of a cell library for the synthesis of the asynchronous designs, the author proposed to improve the standard cell library design flow and also proposed the design of NCL cell libraries for the asynchronous designs Thanks to that flow, researchers can create their owm cell libraries in different technologies and update new cells easily vi ABSTRACT For decades, the synchronous designs have played an important role in the digital circuit systems However, as the technology develops, electronic devices also require higher requirements such as the processing speed must be faster, the chip size must be smaller, and power consumption must be lower to maintain a battery for a long time As a result, the synchronous circuits are very difficult to meet the requirements mentioned above because of the clock related problems, including clock skew, glitch, electromagnetic interference, the layout of the clock distribution network, especially the power reduction In contrast, the asynchronous integrated circuits not use clocks, so it could overcome some of the disadvantages related to clocks as mentioned above Therefore, in this dissertation, the author focuses on the following three issues: - The first is to study the asynchronous circuit design method based on Null Convention Logic (NCL) - The second is to study the conversion flow from the synchronous design to the NCL-based asynchronous design - The third is to study to improve the standard cell library design flow and propose to design two sets of static and semi-static NCL cell libraries for the synthesis of the asynchronous designs Researching on the NCL-based asynchronous circuit design method, the author has systematized some problems related to NCL-based circuit design The asynchronous circuits designed based on NCL use the local handshake protocol to synchronize their operations, so components in the circuit only perform switching when needed, this feature is unlike in the synchronous circuit Therefore, the switching power in asynchronous circuits designed based on NCL is significantly reduced compared to synchronous circuits To illustrate the method mentioned above, and its characteristics, the AES algorithm is chosen as an illustrative example of the method In addition to implementing the above example by the asynchronous method based on NCL, the above design is also implemented by the synchronous method in this dissertation Both synchronous and NCL-based asynchronous designs are implemented on FPGA and V Based on the proposed cell library design flow, the semi-static and static NCL cell libraries are designed The design flow of cells was implemented using Cadence Virtuoso and Synopsys Design Compiler In this flow, cells are designed based on 45nm PDK and simulated for functional testing in various corners In addition, Ocean script and EDA environment were used to improve the cell library design flow and to support the automatic cell characterization to extract the time and power models These models are used to create lib file This file is converted to a db file to create a library The complete 27-cell NCL library is used to synthesize the NCL-based asynchronous designs Besides, to compare the static and semi-static NCL cell libraries in this dissertation with the NCL cell libraries of other authors, the author has compared the synthesis results of the 4-bit full adder using the proposed NCL cell libraries and the NCL cell library of another author The synthesis results have shown that the power consumption of the 4-bit full adder could be improved about 20% when synthesized by the static NCL cell library and about 39% when synthesized by the semi-static NCL cell library compared to the static NCL cell library of other authors vii LỜI CÁM ƯN Đổ hồn thành luận án tiến sĩ, lơi nhận nhiều quan tâm giúp đõ cua quý Thầy bạn Tơi xin bày tỏ lịng biết ơn sâu sắc đến PGS.TS Hồng Trang đà tận tình hướng dẫn, giúp đờ tơi suốt q trình thực luận án Nhân dịp này, xin trân trọng cám on Ban Giám Hiệu, Ban lành đạo khoa Điện - Điện tứ, Ban chu nhiệm môn Điện tử quỷ Thầy cô môn Điện tư tạo điều kiện thuận lợi, giúp đỡ cho học tập nghiên cứu Sau cùng, xin chân thành cám ơn tất cà thành viên nhóm nghiên cứu NCL, đặc biệt bạn Trương Trí Lạc, tận tình hỗ trợ, giúp đờ tơi hồn thành luận án Xin chân thành cám ơn TP Hồ Chí Minh, tháng 12 năm 2022 Tác giả Lê Thành Tới viii • PGS TS Trần Ngọc Thịnh đọc nhận xét luận án đặt câu hỏi: + NCS có tìm hiểu thực AES mạch bất dộng để so sánh cải tiến hay không? Trả lời: Tại thời điểm 2019 nghiên cửu khơng đù để so sánh đầy đủ thông /X so f + Các nhược điểm bất dồng diện tích tốc dộ, chưa thấy trình bày chi tiết biện pháp khắc phục nhược diem Trả lời: Chỉ có hướng khắc phục thay mạch phát hoàn thành bang cẩu trúc khác đơn giản gọn + Nêu đóng góp quy trình chuyển đổi từ mạch đồng sang bất đồng Trả lời: Đe xuất lựa chọn tool chọn tool tối ưu + Tại làm thư viện tĩnh bán tĩnh mà khơng phải thư viện động? Trả lịi: Khơng đủ thời gian hoàn thành tất thư viện tĩnh, bán tĩnh động + Chưa thử nghiệm thực thiết kế khác sử dụng thư viện NCL? Trà lời: Chưa thử nghiệm mạch + Các công việc mở rộng tương lai? Trà lời: Tiếp tục khắc phục nhược điểm mạch bât đồng sử dụng NCL vê diện tích tốc độ + Giải thích liên quan cùa cơng trình bổ trợ Trả lời: [6] bổ trợ việc sủ' dụng cơng cụ quy trình thiết kế vi mạch [7] bổ trợ kiến thức transistor thiết kế thư viện NCL » PGS TS Trần Công Hùng dọc nhận xét luận án dặt câu hỏi: -I- Hiệu nghiên cứu quy trình Ihiêl kế chuyến từ thư viện dồng sang thư viện bất dồng ’ Trả lời: Không phải tốn thời gian tìm hiểu them quy trình chuyển đổi •I- Phiên UNCLE, tác giă thực công nghệ 45 hay 65nm Trả lời: Tổng hợp tiên thư viện 45nm có làm them nhỏ 65nm để so sánh + So sánh quy trình thiết kc NCL cùa tác giả với [33] Trả lời: [33J sử dụng tool riêng tác giả sứ dụng scripts, luận án chi sử dụng tool thương mai Virtusơ DC, script, dễ dàng cho người dùng sau sử dựng • PGS TS Phan Văn Ca đục nhận xét luận án đặt câu hỏi: + NCL có hạn chế thực FPGA, nghiên cứu sinh có khắc phục hạn chế hay không? Trả lời: Hạn chế tốc độ diện tích giống AS1C, dã tìm dược ngun nhàn mạch phát hoàn thành khắc phục tương lai + Sự khác biệt cell tĩnh bán tĩnh Trà lòi: Khác cấu trúc cell, lĩnh gồm khơi chức năng, cịn bán tĩnh có khối chức Chưa có so sánh trực tiếp cell tĩnh bán tĩnh phân chương ' ; (Hi ** -I- Các cơng cụ thương mại sử dụng lại áp dụng NCL hay không (nhất back-end)? Trá lời: Khơng cần viết thêm tool khác • TS Võ Nguyên Sơn đọc nhận xét luận án đặt câu hỏi: + Trong phần kết luận có đề cập đến nhược điểm cùa NCL mạch tổ hợp lớn cồng kềnh, có mâu thuẫn với tru điềm công suất mà luận án dạt dược hay không? Trả lịi: Khơng có mâu thuẫn, diện tích cồng kềnh không ảnh hưởng công suất tiêu hao chuyển mạch + Có cách kiểm sốt trade-off hay khơng, nghĩa thiết kế cực tiểu cơng suất ràng buộc delay diện tích cho trước hay khơng? 'Trả lời: Cải tiến mạch hồn thành chọn thư viện có cấu trúc cell nhỏ gọn tốc độ xừ lý nhanh ® PGS TS Trần Trung Duy đọc nhận xét góp ý luận án