Chuong 2 sat

Chơng Xây dựng chuyển hạ tần xuống DDC 2.1 Giới thiệu phần cứng phần mềm xây dựng hệ thống 2.1.1 Phần cứng xây dựng hệ thống Nh đà giới thiệu kết luận chơng 1, phần cứng lựa chọn xây dựng thiết kế bo mch FPGA Vitex II XtremeDSP Development Trong chơng đồ án giới thiệu tổng quan công nghệ u thiết kế phát triển hệ thèng sè a/ Giíi thiƯu vỊ c«ng nghƯ FPGA FPGA viết tắt (Field-Programmable Gate Array), loại mạch tích hợp đa dụng đợc lập trình ngời thiết kế nhà sản xuất thiết bị Không giống nh vi mạch tích hợp cho mục đích đặc biệt (ASIC), thi hành chức tơng tự hệ thống điện tử, FPGA lập trình lại đợc sử dụng hệ thống Một FPGA đợc lập trình cách download file cấu hình đợc gọi bitstream vào nhớ ram tĩnh chíp Việc tơng tự nh download hex file tới vi điều khiển đợc tạo từ trình biên dịch Một FPGA cung cấp tới ngời sử dụng mảng chiều tài nguyên cấu hình, điều cho phép thực số lớn chức thuật toán logic Các tài nguyên bao gồm khối DSP tiền định, nhân , nhớ ram kiểu dualport, bảng tra cứu (LUTs), ghi, đệm trạng thái, phân kênh quản lý đồng hồ Thêm vào FPGA tổ chức cấu vào mền dẻo linh hoạt, thoả mÃn dải rộng điện áp Các dòng Virtex-4 Virtex-II Pro có loại vi điều khiển nhúng (embedded microcontrollers) nh IBM PowerPC 405 truyền nhận nối tiếp có tốc độ lên tới gigabit Ngày FPGA ứng dụng rộng rÃi hệ thống điện tử yêu cầu tốc độ khả thực thi cao quân nh dân Với giá thành ngày rẻ, công cụ thiết kế đợc cung cấp rộng rÃi, FPGA giải pháp 25 hiệu để cải tiến số hoá hệ thống khí tài quân có đất nớc nhằm bớc đại hoá vũ khí trang bị quân níc ta b/ u thÕ cđa c«ng nghƯ FPGA xử lý tín hiệu số FPGA thiết bị xử lý liệu với tốc độ thực thi cao Các hƯ thèng DSP ¸p dơng FPGA cho phÐp thùc hiƯn kiến trúc DSP song song để xử lý tín hiệu với tốc độ cao Điều hoàn toàn khác với DSP kiểu microprocessor, khả thi hành liên quan đến tốc độ xung nhịp microprocessor Một u điểm FPGA khả thực thi với cấu trúc song song Điều thÊy râ qua mét vÝ dơ vỊ bé läc FIR 256 táp lọc thực DSP kiểu microprocessor DSP FPGA Với DSP kiểu microprocessor để thực việc lọc phải thực nối tiếp công đoạn là: lấy mẫu liệu, nhân lần lợt mẫu với 256 táp lọc, cộng 256 kết lại với để đa mẫu đầu ra.(Hình 2.1) Nh vËy Ýt nhÊt microprocessor ph¶i mÊt Ýt nhÊt 256 chu kì để thực sử lý với mẫu đầu vào Giả sử tốc độ hoạt động hệ thống 200Mhz tốc độ lấy mẫu hay độ đặc kênh đầu vào lớn 780 khz Víi mét DSP- FPGA kiÕn tróc läc cã thĨ đợc thực song song hoàn toàn cho phép toàn công việc lọc với mẫu đầu vào đợc thùc hiƯn chØ víi chu k× clk 26 H×nh 2.1 Cấu trúc lọc song song FPGA 2.1.2 phần mềm mô xây dựng hệ thống - Công cụ xây dựng mô hình mô hệ thống: đợc lựa chọn System Generator for DSP v7.i Đây thực chất công cụ mô thiết kế DSP vận hành môi trờng Matlab - Simulink Với chế mô theo file bit trung gian theo chu kì dao động phần cứng mang lại hiệu mô sát thực với phần cứng Hỗ trợ nhiều lõi tính toán lõi chức để đơn giản hoá công đoạn xây dựng mô hình Các bớc thiết kế thực thi đợc đa hình 2.2 Công cụ cho phép đồng mô để kiểm tra kết thiết kế phần cứng (Hình 2.3) 27 Hình 2.2 Mô tả luồng thiết kế System Generator Hình 2.3 Quá trình đồng mô System Generator - Công cụ thiết kế phân tích đặc tính lọc Matlab:đợc lựa chọn Filter Design Toolbox v3.1 công cụ cho phép thiết kế kiểm tra đặc tính tất lọc sử dụng hệ thống Các 28 lọc FIR mô hình mô lõi để thực FPGA đòi hỏi file hệ số lọc dạng file.coe Công cụ thiết kế phân tích lọc dạng trực quan FDATool đợc sử dụng để phân tích lọc đợc thiết kế (Hình 2.4) Hình 2.4 Sử dụng công cụ Matlab thiết kế - Môi trờng phát triển tích hợp FPGA là: ISE v7.1i trình thiết kế đại tích hợp hỗ trợ đầy đủ bớc quy tr×nh thiÕt kÕ FPGA H×nh 2.5 Thùc thi thiết kế môi trờng ISE 29 - Công cụ sử dụng lõi IP đợc lựa chọn Core Generator Xilinx Đây công cụ cho phép tạo lõi IP để nhúng thiết kế với ngôn ngữ mô tả phần cứng VHDL Các giải pháp lõi Core Generator đa dạng bao gồm lõi ngoại vi cho thiết kế nhúng, lõi tính toán toán học phức tạp, lõi xử lý chức DSP nh tính toán FFT, DDS, lọc CIC, DA FIR Sử dụng công cụ tạo lõi với Core Generator cho phép xây dựng thiết kế linh hoạt với thời gian xây dựng thiết kế giảm nhiều đồng thời kế thừa đợc sản phẩm u việt nhà sản xuất lớn phát triển cung cấp Hình 2.6 Tổng hợp, thực thi Download thiết kế 2.2 Cơ sở toán học xây dựng DDC Nguyên tắc xây dựng DDC dựa sở máy thu ngoại sai tơng tự, có chức sau: Chọn dải tần quan tâm Chuyển dải tần quan tâm dải sở Giảm tần số lấy mẫu mà bảo toàn thông tin 30 Tạo đầu dạng cầu phơng để dễ dàng xử lý tÝn hiƯu Nh chóng ta ®· biÕt, cÊu tróc máy thu tơng tự phổ biến máy thu siêu ngoại sai Xuất phát từ u điểm có đặc tính chọn lọc dải tần tốt, đồng thời có hệ số khuyếch đại cao Nó sử dụng trộn tơng tự với dao động ngoại sai chuẩn để thực chọn lọc dịch phổ xuống tần số thấp (Hình 2.7) Hình 2.7 Chọn lọc chuyển hạ dải tần máy thu siêu ngoại sai Cơ sở chung máy thu tơng tự đà giới thiệu chơng nên không tập trung sâu vào nghiên cứu mà tập trung vào cấu trúc cụ thể máy thu số Bộ DDC việc chuyển hạ tần đa tín hiệu dải sở phải thực giảm mẫu tín hiệu để dễ dàng xử lý Mô hình xây dựng DDC nh hình 2.8 : Hình 2.8 Sơ đồ khối DDC 31 Nh đà trình bày chơng 1, khối giải điều chế số cần thiết tín hiệu đầu vào đồng pha vuông pha để thực khôi phục lại tin gốc Do ta có sơ đồ cụ thể DDC hình 2.9 với FS tín hiệu đầu vào : Hình 2.9 Sơ đồ DDC Để thấy rõ dịch chuyển lên xuống DDC ta xem xét sở toán học DDC nh sau: Giả sử ta có tín hiệu điều tần trung tần nh sau: (2.1) Với (2.2) Trong biên độ tần số sóng mang (rad/s) P(t) tín hiệu đầu vào điều chế, m(t) tin gốc số Độ lệch tần cực đại là: (2.3) Biểu thức (2.3) biên độ tin gốc tăng làm tăng độ lệch tần cực đại Độ lệch tần tăng làm tăng độ rộng băng tín hiệu FM 32 Theo phơng trình Euler dạng toán học tín hiệu điều tần (2.1) biểu diễn nh sau: (2.4) Sau qua bé biÕn ®ỉi ADC, tÝn hiệu đợc biểu diễn miền số: (2.5) Chức chuyển tần xuống (lên) DDC thức cách nhân tín hiệu điều tần với hai đầu đồng pha vuông pha tạo dao động nội nh hình 2.9 Khi thực phép nhân, trình lấy mẫu, số hoá nh giảm mẫu mà không tin ta cần phân tích sâu dới góc độ số hoá Để đơn giản phép toán biến đổi toán học, ta giả thiết tín hiệu không bị giữ trễ xử lý modul phần cứng Giả sử có tín hiệu tơng tự có phổ nh hình 2.10 dới đây: Hình 2.8 Phổ tín hiệu tơng tự liên tục Để không thông tin tốc độ lấy mẫu tín hiệu tơng tự lớn lần tần số cao dải phổ Kết ta thu đợc phổ tín hiệu nh hình 2.11 33 Hình 2.11 Phổ tín hiệu sau đợc số hoá với tần số lấy mẫu Lng tÝn hiƯu sau sè hãa qua hai kªnh thùc nhân với hai tín hiệu cầu phơng dao động số nội Dạng tín hiệu sau trộn đợc phân tích nh sau: - Phần tử đồng pha SI = = = (2.6) - Phần tử vuông pha SQ = = = (2.7) Kết từ đầu nhân hai kênh bao gồm thành phần chính: thành phần tần số tổng thành phần tần số hiệu Tức đà thực chức chuyển tần xuống(lên) Phổ tần có dạng nh hình 2.12: 34 H×nh 2.12 Phỉ cđa tÝn hiƯu sè sau qua trộn Đặc trng biên độ tần số hai kênh pha kênh cầu phơng giống nhng mối liên quan pha chúng khác Mối liên quan pha phải đợc trì nên tất lọc kênh phải giống hệt mà ta hoàn toàn đạt đợc với lọc số Sau trộn cần loại tất thành phần tần số cao, phổ tín hiệu sau qua lọc có dạng dới hình 2.11: Hình 2.11 KÕt qu¶ sau läc Sau bé läc thÊp tần, tín hiệu đợc đa dải sở có dải thông hẹp tần số thấp Biểu thức toán häc cña nã nh sau: SI = SQ = (2.8) (2.9) 35 Tần số lấy mẫu cao nhiều lần tần số cực đại tín hiệu, nghĩa cao nhiều lần tần số lấy mẫu đảm bảo không thông tin, hoàn toàn giảm tần số lấy mẫu mà bảo toàn đợc lợng thông tin Mà viƯc xư lý tÝn hiƯu sè xư lý víi luồng liệu đầu vào lớn khó khăn tiêu tốn nhiều tài nguyên hệ thống Ví dụ hình 2.12 đa với tần số lấy mÉu sau DDC lín gÊp lÇn tÇn sè lÊy mẫu yêu cầu lợng tử thông tin Bộ giảm mẫu đơn giản lấy mẫu số mẫu liên tục bỏ mẫu lại Hình 2.12 Phổ đầu DDC giữ lại dải sở 2.3 Phân tích mô hình xây dựng DDC phần cứng FPGA Mục đích phần xây dựng DDC tối u yêu cầu tốc độ xử lý tiết kiệm tài nguyên phần cứng để việc thực hiệu Qua phân tích sở DDC ta nhận thấy, mô hình DDC bao gồm nhân chuyển hạ tần, lọc thấp tần giảm mẫu Dựa vào chức đó, đồ án đa mô hình phần cứng nh sau: 36 Hình 2.13 Mô hình DDC phần cứng Tơng ứng với hình 2.14, tín hiệu đầu vào DDC đợc số hóa từ AD với tốc độ lấy mẫu Ts Tín hiệu qua kênh cầu phơng đa đến nhân phức để thực nhân với tín hiệu từ hai đầu cầu phơng tổ hợp tần số trực tiÕp DDS DDS cã nhiƯm vơ t¹o hai tÝn hiệu sin cos dạng số Nó có khả làm việc dải tần rộng Thời gian thiết lập tần số nhanh, đảm bảo tần số tạo có độ ổn định xác cao Loại bỏ đến mức thấp dao động phụ sinh trình đổi tần, độ phân giải tần số nhỏ Nhờ khả thay đổi tần số cđa bé giao ®éng phøc (Complex Oscillator) ®· cho phÐp DDC truy cập tới giải tần phạm vi đó, chức gọi truy nhập kênh Bộ lọc thông thấp giảm mẫu đợc tạo kết hợp tác ®éng cđa c¶ bé läc CIC, CFIR, PFIR Trong thành phần cấu thành DDC, phức tạp vấn đề xây dựng lọc Do tiếp sau em sâu vào phân tích cấu trúc thiết kế lọc 2.3.1 Bé läc CIC Bé läc CIC n»m sau bé nhân phức, phải đón lợng liệu trực tiếp từ nhân phức Nh cần xử lý với tần số lấy mẫu cao, đồng thời phải thực nhiệm vụ chủ yếu giảm tần số lấy mẫu với hệ số giảm lớn (8 16.383) Đồng thời 37 phải có dốc đặc tuyến thấp tần lớn để chọn dải thông hẹp Các yêu cầu khác không quan trọng bù lại hiệu chỉnh tầng sau Đối với CIC hệ số giảm mẫu R thật lớn yêu cầu quan trọng nhất, tạo điều kiện cho khối sau hoạt động tần số thấp hay xử lý với tốc độ mẫu chậm Do CIC có đặc tuyến pha tuyến tính, kiểu lọc đa tốc độ với hệ số giảm mẫu lớn, đợc cấu thành từ cộng, trừ ghi tiêu tốn tài nguyên phần cứng FPGA CIC thích hợp để xử lý hệ thống có tần số lấy mẫu vợt xa dải thông chiếm giữ hệ thống Cấu trúc CIC gồm khâu tích phân khâu comb, thực tăng mẫu (CIC Interpolation) để giảm mẫu (CIC Decimater) Khâu tích phân Khâu lợc Đồ án thực lọc CIC gi¶m mÉu VÝ dơ thĨ vỊ cÊu tróc bé lọc CIC giảm mẫu tầng nh sau: Một tích phân lọc có đáp ứng xung vô hạn cực IIR vơí hệ số phản hồi đơn vị Y[n] = y[n-1] + x[n] 38 Do đó, hàm số truyền tích phân mặt phẳng z HI (z)=1/(1-z-1) Còn lọc comb làm việc tốc độ lấy mẫu cao tốc độ thay đổi R lọc FIR đối xứng lẻ,đợc mô tả y[n] = x[n] - x[n-RM] Hàm số truyền mặt phẳng z có dạng: Hc(z)= 1-z-RM Sau nối tầng khâu CIC tích phân với khâu comb để thực giảm mẫu hàm truyền chúng có dạng: Đáp ứng biên độ đầu lọc cã d¹ng: B»ng sù dïng quan hƯ sin (x) ~ x x nhỏ vài biến đổi đại số học gần hàm R lớn nh sau Bộ lọc CIC yêu cầu thông số Số trạng thái N ( số khâu tích phân comb) 39 Hệ số giảm mẫu R ( từ đến 16.383) Khâu giữ chậm vi phân M (thờng hay 2) Đặc tuyến biên độ pha tần số thực đợc nhờ công cụ thết kế lọc công cụ thiết kế lọc đợc x©y dơng ToolBox-> filter Design-> Mutilrate Filters Thùc hiƯn thĨ nh sau víi c¸c tham sè R= 32, M=1, N= 5, tần số lấy mẫu đầu vào CIC lµ 50MHz Hcic = mfilt.cicdecim(32,1,5); hfvt = fvtool(Hcic, 'Fs' , 50e6); set(hfvt, 'Color' , [1 1] ); Đặc tuyến nhận đợc: Hình 2.14 Đặc tuyến biên độ lọc CIC 40 Hình 2.15: Đáp ứng biên độ pha tần số CIC Khi thực thiết kế phần cứng lọc CIC sử dụng System Generator từ Core Generate: Hình 2.16: Mô hình lọc CIC System Generator Hình 2.17: Mô hình lọc CIC Core Generate 41 Từ đặc tuyến CIC ta có nhận xét: - Đặc tuyến chọn läc tÇn thÊp cđa CIC rÊt cao - HƯ sè khuyếch đại CIC phần thấp tần cao - Độ dốc phần tần thấp lớn cần bù lại để không gây méo phổ chọn lọc - Đặc tính pha biên độ phạm vi tuyến tính Điều thoả mÃn yêu cầu lọc DDC phải có đặc tuyến pha tuyến tính 2.3.2 Bộ lọc CFIR lọc PFIR Nh đà nhận xét, nhợc điểm lớn lọc CIC độ dốc dải thông lớn Để thực bù lại độ dốc dải thông CIC pha lọc thứ hai đợc bổ sung lọc CFIR Đợc cấu thành từ lọc FIR pha tuyến tính với đáp ứng biên độ tần số phần thấp tần dạng Invert Sine ( sin đảo ) bậc N , CFIR bù lại đợc đặc tuyến tần thấp dạng CIC Với mục đích tăng hệ số giảm mẫu CFIR thờng đợc thiết kế nh lọc FIR dạng Decimate với hệ số giảm mẫu Để hiệu chỉnh lại tham số lọc toàn cục nh tần số cắt, độ dốc, độ gợn dải thông, hay ngời sư dơng cã thĨ thay ®ỉi mét sè tham sè lọc, pha lọc thứ đợc bổ xung ®ã lµ bé läc PFIR hay bé läc Programmed FIR Quan hệ đầu vào đầu lọc sè th«ng thÊp FIR nh sau: k = 0, 1, 2, Từ phơng trình ta có hàm số truyền lọc mặt phẳng Z: H(z) = 42 Thay Z= ejω ®ã ta cã H(ejω) = Tõ công thức ta có nhận xét: Đáp ứng tần số lọc phụ thuộc vào hệ số a(n) lọc số tầng (N) tần số xác định Sơ đồ cÊu tróc cđa bé läc sè FIR N tÇng nh sau: H×nh 2.18 CÊu tróc bé läc FIR N tap Bộ lọc FIR đợc thực nhiều dạng mà chế xử lý đa số thuật toán lọc hàm nhân cộng tích l (MAC) C¸c thiÕt kÕ bé läc cã thĨ kh¸c nhiều theo số lợng MAC, từ đến hàng nghìn Khi số MAC tăng lên, thuật toán trở nên phức tạp cho kiến trúc dựa CPU Mà FPGA, số lợng nhân lại hạn chế, số lợng tích lũy ghi lại nhiều Do giải thuật trở nên nặng tính toán xử lý tín hiệu số Do đó, thuật toán lựa chọn xây dựng lọc lọc áp dụng số học phân bố (Arithmetic Distribute) Các lọc áp dụng số học phân bố giải pháp thiết kế lọc hiệu phần cứng FPGA Một nội dung giảm thiểu số lợng tài nguyên thông qua việc chuyển trình song song đòi hỏi thực với nhiều tài nguyên thành trình nối tiếp nửa nối tiếp Vì đứng sau lọc CIC, nên CFIR PFIR hoạt động với tốc độ lấy mẫu đầu vào thấp cho phÐp thùc hiƯn CFIR theo kiÕn tróc nèi tiÕp phân kênh theo thời gian để cần lọc CFIR PFIR cho hai kênh I/Q nhằm 43 giảm tối thiểu tài nguyên phần cứng FPGA đồng thời không tiêu tốn nhân phần cứng FPGA Các lọc số học phân bố đợc thiết kế nhờ hỗ trợ công cụ Matlab Với tham số thiết kế nh sau: - Tần sè lÊy mÉu: 1562.5KHz (50MHz/32) - Sè tap läc: 18 - Dải thông lọc 80KHz Mà thiết kÕ thĨ trªn Matlab nh sau: Fs = 1562.5e3; % tan so lay mau N = 17; % 18 taps Npow = 5; % He so Sinc w = 0.5; % He so tan so sinc Apass = 5.7565e-4; % 0.01 dB Astop = 0.01; % 40 dB Aslope = 60; % 60 dB slope Fpass = 80e3/(Fs/2); % 80 kHz Tan so gioi han dai thong cfir = firceqrip(N,Fpass,[Apass,Astop],'passedge','slope',Aslope, 'invsinc',[w,Npow]); Đáp ứng biên độ tần số lọc CFIR đà thiết kế có dạng hình 2.19: Hình 2.19 Đặc tuyến biên độ tần số CFIR 44 ... thiết kế thực thi đợc đa hình 2. 2 Công cụ cho phép đồng mô để kiểm tra kết thiết kế phần cứng (Hình 2. 3) 27 Hình 2. 2 Mô tả luồng thiết kế System Generator Hình 2. 3 Quá trình đồng mô System Generator... hình 2. 12 đa với tÇn sè lÊy mÉu sau DDC lín gÊp lÇn tần số lấy mẫu yêu cầu lợng tử thông tin Bộ giảm mẫu đơn giản lấy mẫu số mẫu liên tục bỏ mẫu lại Hình 2. 12 Phổ đầu DDC giữ lại dải sở 2. 3 Phân... tín hiệu đầu vào : Hình 2. 9 Sơ đồ DDC Để thấy rõ dịch chuyển lên xuống DDC ta xem xét sở toán học DDC nh sau: Giả sử ta có tín hiệu điều tần trung tần nh sau: (2. 1) Với (2. 2) Trong biên độ tần số