Thiết kế mạch Analog Front End 1-kênh trên công nghệ CMOS 180nm

Bài viết Thiết kế mạch Analog Front End 1-kênh trên công nghệ CMOS 180nm thực hiện thiết kế mạch Analog Front End (AFE) một kênh để xử lý các tín hiệu y sinh đầu vào. Mạch được thiết kế theo quy trình thiết kế vi mạch tương tự dựa trên công nghệ 180nm. Mạch có khả năng xử lý các tín hiệu y sinh đầu vào rất nhỏ (10-100µV) và khuếch đại chúng lên một mức cụ thể để nhằm mục đích quan sát và phân tích. Ưu điểm của nghiên cứu là đề xuất mạch AFE có khả năng tái cấu hình, cụ thể gồm mạch cấu hình trở kháng ngõ vào, mạch cấu hình hệ số khuếch đại có khả năng thay đổi hệ số khuếch đại. Mạch có khả năng chống nhiễu tốt, hoạt động ổn định và điều chỉnh được nhiều mức độ lợi khác nhau. Mạch AFE đề xuất được ứng dụng trong việc thu nhận, đo lường dữ liệu y sinh, phân tích sức khỏe con người. Mời các bạn cùng tham khảo!

Hội nghị Quốc gia lần thứ 25 Điện tử, Truyền thông Công nghệ Thông tin (REV-ECIT2022) Thiết kế mạch Analog Front End 1-kênh công nghệ CMOS 180nm Phạm Thế Hùng, Nguyễn Thanh Lộc, Nguyễn Thị Thanh Xuân, Thái Hồng Hải, Lê Đức Hùng(*) Phịng thí nghiệm DESLAB, Khoa Điện tử - Viễn Thông, Trường Đại học Khoa học Tự nhiên – Đại học Quốc gia TP.HCM (*) Email: ldhung@hcmus.edu.vn Abstract—Trong báo này, nhóm tác giả thực thiết kế mạch Analog Front End (AFE) kênh để xử lý tín hiệu y sinh đầu vào Mạch thiết kế theo quy trình thiết kế vi mạch tương tự dựa cơng nghệ 180nm Mạch có khả xử lý tín hiệu y sinh đầu vào nhỏ (10-100µV) khuếch đại chúng lên mức cụ thể để nhằm mục đích quan sát phân tích Ưu điểm nghiên cứu đề xuất mạch AFE có khả tái cấu hình, cụ thể gồm mạch cấu hình trở kháng ngõ vào, mạch cấu hình hệ số khuếch đại có khả thay đổi hệ số khuếch đại Mạch có khả chống nhiễu tốt, hoạt động ổn định điều chỉnh nhiều mức độ lợi khác Mạch AFE đề xuất ứng dụng việc thu nhận, đo lường liệu y sinh, phân tích sức khỏe người II CẤU TRÚC VÀ NGUYÊN LÝ HOẠT ĐỘNG A Mạch Internal Bias Thuật ngữ “Biasing” việc cài đặt điều kiện hoạt động cho mạch điện Các điều kiện hoạt động bao gồm dòng điện điện Các linh kiện mạch cần dòng điện điện giá trị ổn định để đảm bảo mạch điện hoạt động tốt chức Giá trị dòng điện, điện lúc gọi giá trị bias Keywords- Analog Front End, Internal Bias, Ring Oscillator, CCIA, PGA, CMOS 180nm I GIỚI THIỆU Hình Mạch Internal Bias Ngày nay, việc nghiên cứu triển khai chip điện tử vào lĩnh vực y sinh nhận quan tâm rộng rãi, phần phát triển công nghệ điện tử, phần khác việc áp dụng thiết bị điện tử y sinh giúp việc thu thập liệu y sinh, đo lường giám sát sức khỏe người trở nên xác hiệu Mục tiêu báo thiết kế mạch Analog Front End (AFE) kênh có khả thu nhận xử lý tín hiệu y sinh với mức điện áp, dịng điện nhỏ từ nhiều loại cảm biến (điện tim, điện não, điện cơ, v.v.) nguồn tín hiệu khuếch đại lên để thuận tiện tiền xử lý tín hiệu y sinh dạng tương tự Mạch AFE đề xuất đáp ứng tiêu chí bật sau: chống nhiễu tốt, hoạt động ổn định có khả tái cấu hình Phương pháp nghiên cứu báo thực phân tích thiết kế, vẽ sơ đồ nguyên lý (schematic), tiến hành chạy mô chức (simulation), thiết kế layout, mơ sau layout đóng gói mạch Cấu trúc lại báo tổ chức sau: phần II, mô tả nguyên lý hoạt động cấu trúc mạch Trong phần III, chúng tơi trình bày quy trình thiết kế mạch Phần IV cung cấp kết thiết kế mô mạch Cuối kết luận báo phần V Hình trình bày sơ đồ khối mạch Internal Bias Mạch Internal Bias thiết kế có chức tạo hai mức điện ổn định cung cấp cho mạch nhỏ bên Lý việc cần có điện bias mạch AFE sử dụng nhiều mạch khuếch đại vốn hoạt động tốt với mức bias xác định Giá trị bias mơ tả đặc tính hoạt động trạng thái ổn định khơng có tín hiệu áp dụng Trong mạch khuếch đại, đặc tính hoạt động cần quan tâm điện áp đầu Op-Amp Nếu mạch khuếch đại có mức điện bias 650mV, điều có nghĩa khơng có tín hiệu đến, điện áp đầu mức 650mV Do đó, ngõ bias giá trị DC B Mạch Ring Oscillator Mạch Ring Oscillator hay gọi dao động vịng có chức tạo tín hiệu điện tuần hồn dạng xung clock, tín hiệu tạo có dạng sóng vng Trong thiết kế đơn giản, mạch ring oscillator cần dùng cổng đảo (inverter) nối tiếp, số lượng cổng đảo phải số lẻ Hình Mạch Ring Oscillator cổng đảo ISBN 978-604-80-7468-5 Hội nghị Quốc gia lần thứ 25 Điện tử, Truyền thông Công nghệ Thông tin (REV-ECIT2022) Nhưng với yêu cầu điều chỉnh tần số qua 3bit B2 B1 B0 nên mạch ring oscillator phức tạp Trong thiết kế Hình 2, mạch Ring Oscillator gồm ba khối tạo độ trễ (delay_cell) nối tiếp với qua mạch đảo (inverter), sau tín hiệu hồi tiếp khối delay_cell Khối delay_cell gồm hai inverter đầu cuối chức mạch đệm (buffer) tạo độ trễ định Bên cạnh đó, hai inverter linh kiện NMOS điều khiển 3-bit B2 B1 B0 Khi bật nhiều bit độ trễ lớn Ngồi ra, mạch chứa hai khối Flip-Flop D (FFD) để chia tần số xuống lần Mạch chia tần số dùng FFD trình bày Hình Tín hiệu sau qua hai mạch FFD qua hai mảng điện trở Mảng thứ cho chân CKB, sau qua mảng thứ cho chân CKA Tín hiệu hai chân CKA CKB có tần số ngược pha với lần trở kháng nội điện cực (khoảng 40 GΩ) để đảm bảo tín hiệu đầu vào tốt [1] Để đạt giá trị trở kháng ngõ vào cao, mạch khuếch đại với hệ số khuếch đại sử dụng đệm điện cực da đầu khối mạch CCIA Từ giá trị trở kháng ngõ vào xem xét đệm mà khối CCIA Chúng ta không nối trực tiếp điện cực vào khối CCIA khối có sử dụng mạch chopper, chopper điều biến tín hiệu lên tần số cao, làm dung kháng suy giảm Zc = × × (2) Khơng có trở kháng từ điện trở nội bên điện cực, mà cịn có trở kháng từ mơ não Rencap Khi điện cực cấy vào não, mô xung quanh điện cực tạo thành lớp bao bọc, điện trở lớp (Rencap) thay đổi theo thời gian Điện trở lớp có giá trị khác điện cực khác Sự khác làm cho nhiễu chế độ chung tệ hơn, theo cơng thức: (3) =V × + V, , nhiễu tổng hợp, Vc nhiễu chế độ Với V , , chung não người, Z trở kháng ngõ vào mạch AFE, ΔZ chênh lệch trở kháng ngõ vào lớp mô não trình bày Dưới hình ảnh Rencap mơ não: Hình Mạch chia tần số từ Flip-Flop D C Mạch Cấu Hình Trở Kháng Ngõ Vào Mạch AFE cho tín hiệu EEG giao tiếp trực tiếp với điện cực đặt da đầu người Các điện cực có giá trị trở kháng nội cao (khoảng 400 M), điều dễ gây sụt giảm tín hiệu ngõ vào Hình Trở kháng mơ não Cụ thể hơn, ta thấy chênh lệch trở kháng từ Rencap mô não, khoảng tần số 100 đến 700 Hz, chênh lệch trở kháng tăng dần đạt giá trị tối đa 3.4% [1] Hình Trở kháng ngõ vào điện cực da đầu Hình Chênh lệch trở kháng mơ não Như hình trên, ta có cơng thức: × Vin = (1) Từ đó, giá trị Zin, tức trở kháng ngõ vào lớn giá trị Vin gần giá trị nguồn, không bị sụt giảm điện áp nhiều Nếu trở kháng đầu vào thấp giá trị điện áp đầu vào thấp, dẫn đến sau khuếch đại không đạt giá trị mong muốn Giá trị trở kháng nội điện cực đo não người vào khoảng 400 MΩ, giá trị trở kháng ngõ vào cần phải đạt gấp 100 Chính nguyên nhân trên, trở kháng ngõ vào cần nâng cao để mạch AFE đảm bảo hoạt động tốt Mạch buffer dùng để nâng cao trở kháng mạch khuếch đại có hệ số khuếch đại 1, ngõ mạch hồi tiếp trở lại cực âm khuếch đại Hình Mạch buffer thiết kế từ khuếch đại ISBN 978-604-80-7468-5 Hội nghị Quốc gia lần thứ 25 Điện tử, Truyền thông Công nghệ Thông tin (REV-ECIT2022) Mạch buffer sử dụng tính chất mạch trở kháng ngõ vào lớn, trở kháng ngõ nhỏ Tuy nhiên, có yếu tố ảnh hưởng đến mạch AFE nhiễu flicker (Flicker noise) Đối với chất bán dẫn, flicker noise xảy cổng oxide lớp chất Khi dòng mang điện qua bị giữ lại trạng thái lượng lớp giải phóng ngẫu nhiên tạo flicker noise Nhiễu flicker gây mạch buffer mạch buffer đặt trước khối CCIA nên khơng thể sử dụng tính chất mạch CCIA bên để loại bỏ flicker noise Vì giải pháp đưa tối ưu thông số độ rộng chiều dài (W/L) transistor NMOS/PMOS mạch buffer từ hạn chế flicker noise đến mức thấp Ngoài ra, tụ hồi tiếp dùng để góp phần tăng trở kháng ngõ vào Tụ đặt ngõ mạch CCIA hồi tiếp điểm liên kết ngõ buffer ngõ vào mạch CCIA (resistive feedback IA) dùng Op-Amp điện trở đầu vào điện trở hồi tiếp tạo nhiều nhiễu Khi mạch đòi hỏi trở kháng đầu vào lớn điện trở có giá trị lớn, đồng nghĩa tạo giá trị nhiễu lớn Để hạn chế nhiễu, mạch khuếch đại đo ghép thêm vào tụ (một tụ đầu vào tụ feedback), gọi Capacitively Coupled Mạch CCIA biểu diễn Hình Hình Câu trúc mạch CCIA a) Khối Op-Amp: thiết kế sử dụng FDA (Fully Differential Amplifier) Hình 10 Differential Amplifier (DA) khuếch đại vi sai thực khuếch đại tín hiệu điện theo khác biệt hai điện áp ngõ vào, ngăn chặn điện áp chung tồn hai ngõ Sự khác biệt mạch Differential Dmplifier Fully Differential Amplifier FDA có đầu vào đầu vi sai, DA có đầu vào vi sai đầu đơn Với điện ngõ vào, mạch FDA cho độ lợi vịng hở lớn, băng thơng rộng, trở kháng ngõ vào lớn, trở kháng ngõ nhỏ nhiễu Tín hiệu Vout ngõ là: Vout = A×(VIP – VIN) (5) Điện chế độ chung: VOCM = (6) Với: - A hệ số khuếch đại mạch FDA - VIP, VIN ngõ vào mạch FDA - VOP, VON ngõ mạch FDA Với mạch Common Feedback (CMFB) cho khối FDA, cần sử dụng mạch CMFB mạch FDA cần hồi tiếp điện áp tín hiệu chung trở để hủy thành phần tín hiệu chế độ chung đầu đảm bảo đầu DC mức mong muốn Hình Tụ hồi tiếp tăng trở kháng ngõ vào Sử dụng thêm tụ hồi tiếp CIBL (Capacitive Impedance Boosting Loop) dựa theo cơng thức bên có thêm tụ CIBL trở kháng ngõ vào tăng i = iin − i i = s × C × Voutp − Vinp (4) outp outn outp outh = zin = × × in outp inp Với thơng số bên là:  ibuf: dòng điện ngõ buffer  iin: dòng điện ngõ vào CCIA  ifb: dòng điện hồi tiếp qua tụ CIBL  CIBL: giá trị tụ hồi tiếp  Zin: trở kháng ngõ vào D Mạch Khuếch Đại Với Khả Năng Cấu Hình Hệ Số Khuếch Đại Mạch khuếch đại với khả cấu hình hệ số khuếch đại có khối cần quan tâm: CCIA (Capacitively- Coupled Instrumentation Amplifier) PGA (Programmable Gain Amplifier) [5] 1) Mạch CCIA: Khuếch đại tín hiệu đóng vài trị quan trọng xử lý tín hiệu nhỏ EEG Vì mạch khuếch đại đo lựa chọn hợp lý Tuy nhiên mạch khuếch đại đo có nhiều khuyết điểm Thứ nhất, mạch khuếch đại đo dùng OpAmp tạo nhiều nhiễu tốn nhiều cơng suất Thứ hai, mạch khuếch đại đo dịng hồi tiếp (current – feedback IA) gây nhiễu tiêu tốn nhiều lượng Thứ ba, mạch khuếch đại đo dùng trở hồi tiếp ISBN 978-604-80-7468-5 Hình 10 Mạch Fully Differential Amplifier b) Mạch Chopper: Một yếu tố quan trọng cần đề cập thiết kế nhiễu flicker (đã đề cập phần trên) Để xử lý nhiễu flicker cần dùng mạch ổn định chopper gọi tắt chopper Mạch chopper có chức điều biến mức tần số nhỏ tín hiệu Hội nghị Quốc gia lần thứ 25 Điện tử, Truyền thông Công nghệ Thông tin (REV-ECIT2022) não lên cao hơn, sau qua mạch khuếch đại CCIA để khuếch đại biên độ tín hiệu có tần số cao này, tín hiệu ngõ giải điều biến mức tần số ban đầu Dựa vào nguyên lý này, tín hiệu điều biến lên mức tần số cao, nhiễu flicker ảnh hưởng tới tín hiệu EEG, trở mức tần số ban đầu, biên độ EEG khuếch đại đáng kể nên nhiễu flicker không bị ảnh hưởng nhiều Hình 11 biểu diễn ảnh hưởng nhiễu flicker theo giá trị tần số từ thấp lên cao tụ tổng thể khác mạch từ thay đổi độ lợi tổng thể mạch Cấu trúc mạch PGA trình bày Hình 13 Hình 13 Cấu trúc mạch PGA E Mạch AFE Kênh: Mạch AFE kênh dùng mạch khuếch đại với khả cấu hình hệ số khuếch đại PGA bên kết hợp với mạch cấu hình trở kháng ngõ vào biểu diễn Hình 14 Các điện cực đo từ da đầu truyền tín hiệu tới đệm Bộ đệm dẫn tín hiệu vào ngõ vào mạch CCIA đảm bảo tín hiệu khơng bị suy giảm nhiều thơng qua tính chất trở kháng lớn Tín hiệu từ ngõ mạch CCIA vào ngõ vào mạch PGA để khuếch đại lên biên độ lớn hơn, đảm bảo quan sát Tại ngõ CCIA này, có cặp tụ CIBL hồi tiếp ngõ đệm nhằm tăng thêm phần trở kháng ngõ vào để hạn chế ảnh hưởng nhiễu gây mơ não Tín hiệu mạch AFE kênh cuối đo ngõ mạch PGA Hình 11 Ảnh hưởng nhiễu flicker theo tần số c) Khối DSL (DC Servo Loop): Một vấn đề khác mạch AFE điện offset liên kết điện cực-mơ não, vào CCIA khuếch đại ngõ [3] Một khối DC servo loop giải vấn đề Thiết kế DSL tương tự mạch tích phân với khối điện trở tụ ghép với khối khuếch đại Tín hiệu output CCIA qua khối DSL hồi tiếp ngược trở lại ngõ vào mạch CCIA để triệt tiêu offset Hình 12 Hình 14 Cấu trúc mạch AFE kênh III Hình 12 Cấu trúc mạch DSL A Quy Trình Thiết Kế Quy trình thiết kế thự theo quy trình thiết kế vi mạch tương tự Hình 15 Mạch phân tích, thiết kế, vẽ schematic, mơ trước layout, vẽ layout, mô sau layout, kiểm tra DRC, LVS trước tape-out Toàn thiết kế thực công nghệ CMOS 180nm 2) Mạch PGA: mạch PGA có chức tái cấu hình độ lợi tổng thể cho toàn mạch [4] Độ lợi điều chỉnh thông qua hai công tắc (switch 1, switch 2), có bốn giá trị độ lợi ứng với 2-bit công tắc: 00, 01, 10, 11 Các công tắc có liên kết với tụ, từ điều khiển giá trị hai công tắc tạo giá trị ISBN 978-604-80-7468-5 THIẾT KẾ MẠCH ANALOG FRONT END 10 Hội nghị Quốc gia lần thứ 25 Điện tử, Truyền thông Công nghệ Thơng tin (REV-ECIT2022) Dạng sóng đo dựa mơ DC Hình 18 sau: Hình 18 Kết mô DC mạch Internal Bias Trong thiết kế layout mạch Internal Bias, điện trở phải kết nối nối tiếp để đạt giá trị trở kháng mong muốn Lớp kim loại sử dụng để dây cho nguồn phải lớn để đảm bảo mạch hoạt động ổn định Layout mạch Internal Bias biểu diễn Hình 19 Hình 15 Quy trình thiết kế vi mạch tương tự B Sơ Đồ Khối Mạch AFE kênh Sơ đồ mạch AFE kênh tổng quát Hình 16 gồm khối như: mạch AFE kênh, mạch Internal Bias, Mạch Ring Oscillator Hình 19 Layout mạch Internal Bias D Mạch Ring Oscillator Hình 16 Sơ đồ mạch AFE kênh tổng quát C Mạch Internal Bias Sơ đồ mạch Internal Bias trình bày Hình 17 Với nguồn cung cấp VDD = 1V GND = 0V, mạch tạo mức điện bias = 658mV biasn = 286mV Hình 20: Schematic mạch Delay Cell Hình 21 Schematic mạch Flip-Flop D Schematic chi tiết mạch Ring Oscillator trình bày Hình 22, bao gồm khối mạch nhỏ Hình 17 Schematic mạch Internal Bias ISBN 978-604-80-7468-5 11 Hội nghị Quốc gia lần thứ 25 Điện tử, Truyền thông Công nghệ Thông tin (REV-ECIT2022) bên khối Delay Cell, Flip-Flop D hay khối mạch đảo Hình 20 21 bên mạch PGA Đo giá trị chân này, ta có độ lợi tổng thể mạch AFE kênh Hình 22 Cấu trúc mạch Ring Oscillator Hình 25 Schematic mạch AFE kênh tổng quát Kết mô mạch AFE kênh tổng quát đánh giá thực với mô transient mơ AC  Mơ transient: Theo Hình 26, tín hiệu ngõ vào INP INN có biên độ Vp = 50µV, tần số KHz, ngược pha Từ dạng sóng ngõ vào đó, dạng sóng ngõ có dạng Hình 26 Các bit SW2, SW1 nhìn từ xuống theo thứ tự 00, 01, 10, 11 Với cặp bit cho dạng sóng ngõ có biên độ khác Hình 23 Mơ transient mạch Ring Oscillator Các bit B2 B1 B0 từ xuống theo thứ tự 000, 001, 010, 011, 100, 101, 111 Dạng sóng khảo sát Hình 23 đo chân CKA Với chân CKB, đạt tần số sóng Sau mơ phỏng, layout mạch Ring Osciilator thực biểu diễn Hình 24 Hình 26 Mơ transient dạng sóng ngõ mạch AFE kênh  Mô AC: Với dạng sóng ngõ vào từ INP INN, hệ số khuếch đại chế độ AC theo giai đo decibel ngõ gần 24.17 dB đến 38.1dB Ngõ khảo sát chân ngõ mạch AFE kênh Trong Hình 27, tần số cắt thấp mạch 2.3Hz, tần số cắt cao mạch 1.8KHz Hình 24 Layout mạch Ring Oscillator E Mạch AFE kênh Mạch AFE kênh gồm khối CCIA PGA Thiết kế schematic mạch AFE kênh tổng quát trình bày Hình 25 Tín hiệu ngõ vào INN INP khuếch đại qua mạch CCIA, sau độ lợi khuếch đại thêm qua mạch PGA để đạt độ lợi cuối Để điều khiển giá trị hệ số khuếch đại thêm mạch PGA, nhóm sử dụng hai chân SW1 SW2 hai cơng tắc, nên có tổng cộng tổ hợp bốn giá trị độ lợi tạo mạch PGA từ hai chân SW1 SW2 Ngõ mạch chân ngõ ISBN 978-604-80-7468-5 Hình 27 Mô AC mạch AFE 1-kênh 12 Hội nghị Quốc gia lần thứ 25 Điện tử, Truyền thông Công nghệ Thông tin (REV-ECIT2022) kênh tổng quát trình bày Bảng Một số điểm bật mạch nhắc đến như: chống nhiễu tốt, xử lý tín hiệu EEG tần số thấp, hoạt động ổn định giá trị PhaseMargin cao điều chỉnh bốn mức độ lợi khác dựa vào hai switch điều khiển Bảng Kết thực mạch AFE kênh Công nghệ Nguồn cấp Hệ số khuếch đại Tần số hoạt động CMRR Cơng suất Diện tích V LỜI CÁM ƠN Mạch gồm CCIA PGA tụ decap để đảm bảo mạch hoạt động ổn định Thiết kế layout theo trình bày Hình 28 Nghiên cứu tài trợ Trường Đại học Khoa học Tự nhiên, ĐHQG-HCM khuôn khổ Đề tài mã số U2022-34 KẾT QUẢ TÀI LIỆU THAM KHẢO Mạch AFE kênh thực công nghệ CMOS 180nm Kết đánh giá cho mạch AFE kênh trình bày qua số liệu [1] Bảng Dải hoạt động hệ số KĐ mạch Bit Dải hoạt động 00 01 10 11 0.5Hz  1.99KHz 0.65Hz  1.98KHz 1.2Hz  1.95KHz 2.3Hz  1.8KHz Hệ số khuếch đại 24.17 dB 28.18 dB 33.36 dB 38.10 dB [2] [3] Dựa vào Bảng thấy ứng với cặp bit điều khiển có dải tần hoạt động hệ số khuếch đại khác Chúng tăng dần giá trị cặp bit tăng dần Kết toàn mạch AFE ISBN 978-604-80-7468-5 KẾT LUẬN Nhóm tác giả thực việc nghiên cứu thiết kế mạch AFE kênh thơng qua quy trình thiết kế vi mạch tương tự công nghệ CMOS 180nm Việc thiết kế khối mạch thực chức riêng biệt ghép chúng lại với để tạo khối mạch tổng qt giúp chúng tơi có nhìn chi tiết hướng thiết kế vi mạch nói chung; thiết kế vi mạch tương tự nói riêng Các kết phần IV cho thấy mạch AFE kênh đạt tiêu trí ban đầu mà nhóm tác giả đề xuất khả chống nhiễu tốt, hoạt động ổn định tái cấu hình Dựa vào thiết kế mạch AFE kênh này, nhà thiết kế phát triển mạch lên thành mạch tích hợp nhiều kênh hơn, thu tín hiệu từ nhiều loại cảm biến y sinh khác kết hợp với nhiều mạch xử lý khác ADC, MCU Qua ứng dụng mạch vào việc quan sát, phân tích chẩn đốn bệnh khác thể người Hình 28 Layout mạch AFE kênh IV 180nm 1V 24.17dB  38.10 dB 2.3Hz  1.8KHz 43.37dB 4Hz 35.1µW 300x987µm2 [4] [5] 13 Hai Au Huynh, Margherita Ronchini, Amin Rashidi, Mohammad Tohidi, Hooman Farkhani and Farshad Moradi, "A Low-Noise High Input Impedance Analog Front-End Design for Neural Recording Implant," 2019 26th IEEE International Conference on Electronics, Circuits and Systems (ICECS), 2019, pp.887-890,doi:10.1109/ ICECS46596 2019.8964899 Hao Zheng, Rui Ma, Maliang Liu and Zhangming Zhu, "A Linear-Array Receiver Analog Front-End Circuit for Rotating Scanner LiDAR Application," in IEEE Sensors Journal, vol 19, no 13, pp 5053-5061, July1, 2019, doi: 10 1109/ JSEN 2019 2905267 Q Fan, K A A Makinwa and J H Huijsing, “Capacitively Coupled Chopper Amplifiers,” Springer, 2017 C G Lyden, R S Maurino, and D J McCartney, “Programmable gain amplifier with amplifier common mode sampling system,” U.S Patent 8791 754 B2, Jul.29, 2014 J H Huijsing, “Operational Amplifiers Theory and Design, 2nd Edition” Springer, 2011  ... dần Kết toàn mạch AFE ISBN 978-604-80-7468-5 KẾT LUẬN Nhóm tác giả thực việc nghiên cứu thiết kế mạch AFE kênh thơng qua quy trình thiết kế vi mạch tương tự công nghệ CMOS 180nm Việc thiết kế. .. Hình 14 Cấu trúc mạch AFE kênh III Hình 12 Cấu trúc mạch DSL A Quy Trình Thiết Kế Quy trình thiết kế thự theo quy trình thiết kế vi mạch tương tự Hình 15 Mạch phân tích, thiết kế, vẽ schematic,... tài mã số U2022-34 KẾT QUẢ TÀI LIỆU THAM KHẢO Mạch AFE kênh thực công nghệ CMOS 180nm Kết đánh giá cho mạch AFE kênh trình bày qua số liệu [1] Bảng Dải hoạt động hệ số KĐ mạch Bit Dải hoạt động