Đang tải... (xem toàn văn)
Bài viết trình bày về thiết kế phần cứng lõi mã hóa xác thực AESGCM trên ASIC có hiệu năng cao về sử dụng thông lượng. Lõi AES-GCM đề xuất dùng kiến trúc AES đường ống hoàn toàn và thuật toán GCM nhiều nhánh song song để tăng thông lượng.
Nghiên cứu khoa học công nghệ THIẾT KẾ LÕI PHẦN CỨNG MÃ HÓA XÁC THỰC AES-GCM HIỆU NĂNG CAO TRÊN CƠNG NGHỆ CMOS 90nm Nguyễn Anh Thái*, Nguyễn Văn Tình, Hồng Văn Phúc, Phạm Tuấn Giáo Tóm tắt: Bài báo trình bày thiết kế phần cứng lõi mã hóa xác thực AESGCM ASIC có hiệu cao sử dụng thông lượng Lõi AES-GCM đề xuất dùng kiến trúc AES đường ống hồn tồn thuật tốn GCM nhiều nhánh song song để tăng thông lượng Đồng thời, để giảm thiểu tài nguyên phần cứng sử dụng mức công suất tiêu thụ, thiết kế sử dụng thuật toán nhân KaratsubaOfman trường Galois kỹ thuật bật tắt tín hiệu đồng hồ Kết thực hóa với thư viện chuẩn cơng nghệ CMOS 90nm cho thấy lõi mã hóa xác thực đề xuất đạt hiệu cao hơn, tính theo tỉ lệ thơng lượng mức sử dụng tài nguyên phần cứng, đảm bảo mức tiêu thụ công suất tương đương so với cơng trình khác Từ khóa: AES, GCM, ASIC, CMOS, lõi IP ĐẶT VẤN ĐỀ Với xu phát triển theo hướng cách mạng công nghiệp 4.0 nay, nhu cầu trao đổi thông tin ngày gia tăng tất lĩnh vực khoa học đời sống Theo khảo sát, nghiên cứu ước tính đến năm 2020 có 50 tỷ thiết bị kết nối Internet [1, 2] Song song với đó, để đảm bảo an tồn cho kết nối vấn đề bảo mật phần cứng ngày trở nên cấp thiết hơn, với tiêu chí tối ưu khác kích thước, tốc độ hay mức tiêu thụ công suất tùy theo ứng dụng khác Do có độ an tồn cao bảo mật khả thực thi nhanh phần cứng mà chuẩn mã hóa AES (Advanced Encryption Standard) [3] lựa chọn cho nhiều ứng dụng quan trọng Để đảm bảo cho việc bảo mật an toàn kết nối, hệ thống cần đáp ứng tính bảo mật liệu tính xác thực Theo khuyến nghị NIST 800-38D [4], mã hóa xác thực AES-GCM (Galois/Counter Mode), thực chất chế độ hoạt động mã hóa AES, cung cấp đồng thời tính bảo mật tính xác thực Nhiều kiến trúc GCM khác nghiên cứu trình bày cơng trình trước nhiều tác giả Trong [5, 6], tác giả thực thi hàm GCM theo phương pháp Phương pháp dù đạt hiệu mặt lượng tài nguyên phần cứng tốc độ thơng lượng lại thấp Cũng lí thông lượng thấp phương pháp mà tác giả [7, 8] thực thi GCM với khối nhân song song (GF128) Trong cơng trình [9], tác giả trình bày cách tính hàm GHASH (Galois Hash- hàm băm trường Galois) hiệu cao cho tin dài Tuy nhiên, kết cho thấy độ phức tạp phần cứng thực thi tăng nhiều Trong tài liệu [10, 11], đề xuất kiến trúc hàm GHASH song song-pipeline phương pháp thực thi mã xác thực AES-GCM phần cứng đạt kết tốt thông lượng độ trễ lõi Ngược lại, nhược điểm kiến trúc chưa hiệu mặt kích thước mức tiêu thụ cơng suất- tiêu chí tối quan trọng cho ứng dụng Tạp chí Nghiên cứu KH&CN quân sự, Số 54 , 04 – 2018 75 Kỹ thuật điều khiển & Điện tử Trong báo này, chúng tơi trình bày lõi mã hóa xác thực AES-GCM với kiến trúc nhiều nhánh nhân-cộng song song sử dụng AES với kỹ thuật đường ống hồn tồn để tăng tốc độ tính tốn Song song với đó, kiến trúc đề xuất sử dụng kỹ thuật bật tắt tín hiệu đồng để đảm bảo tối ưu kích thước cơng suất tiêu thụ lõi KIẾN TRÚC LÕI MÃ HÓA XÁC THỰC AES-GCM 2.1 Kiến trúc AES đường ống hoàn toàn Thuật toán AES ứng dụng phổ biến thiết bị di động, truyền thông vệ tinh, xử lí ảnh, IoT… Do tính đa dạng lĩnh vực ứng dụng nên đòi hỏi yêu cầu, giới hạn khác Để đáp ứng đòi hỏi có nhiều nghiên cứu, đề xuất loại kiến trúc thực thi thuật toán AES Trong kiểu kiến trúc này, thiết kế hướng tới tốc độ cao, thơng lượng cao có nhiều hiệu thiết kế khác Trong báo này, kỹ thuật đường ống (pipeline) sử dụng với việc chia sẻ tài nguyên để tối ưu kích thước tốc độ (cũng thơng lượng) phần cứng mã hóa Hình Kiến trúc lõi AES đường ống hồn tồn Trong thuật toán AES, thao tác SubByte theo cách phổ biến sử dụng bảng tra LUT (Look-up Table) Việc sử dụng LUT với ứng dụng tốc độ cao có hai vấn đề nảy sinh Thứ đòi hỏi lượng lớn cổng cho phép biến đổi Thứ hai độ trễ nội trễ khơng loại bỏ kiến trúc LUT Với phương pháp sử dụng mạch logic tổ hợp tránh trễ LUT Tuy nhiên, theo cách phải thực thao tác nghịch đảo trường Galois GF(28) làm cho độ phức tạp phần cứng tăng lên Để khắc phục điều này, phép toán trường thực thi trường có bậc thấp GF(24) hay GF((22)2 phép tốn trường thứ cấp có giá trị thấp Kiến 76 N A Thái, …, P T Giáo, “Thiết kế lõi phần cứng … công nghệ CMOS 90nm.” Nghiên cứu khoa học công nghệ trúc đường ống nhiều lớp đạt tốc độ tối đa khối vòng chia thành nhiều tầng với độ trễ tương đương Bằng cách tăng số lượng tầng vòng, đường trễ tới hạn độ rộng xung đồng hệ thống giảm đồng thời làm tăng thơng lượng Hình thể kiến trúc AES đường ống hoàn toàn Trong kiến trúc này, phần kiến trúc đường ống bên gồm ghi chèn khối chức SubByte, ShiftRows, MixColumns AddRoundKey Đồng thời với kiến trúc đường ống bên ngoài, ghi đưa vào vòng tính tốn AES Kiến trúc AES cho phép hoạt động với tốc độ cao, vòng hoạt động với liệu đầu vào 128-bit chu kỳ đồng hồ Tuy nhiên, khối vòng chức với bốn tầng pipeline, ba tầng cho S-box [12] tầng cho phần lại (Hình 1) sử dụng với mục đích đạt tốc độ cao cho thao tác nhân GCM 2.2 Chế độ Galois/Counter Theo định nghĩa, chế độ Galois/Counter (GCM) chế độ hoạt động mã khối với việc sử dụng hàm băm định nghĩa qua trường nhị phân Galois để cung cấp mã hóa xác thực Mã hóa xác thực thực hai nhiệm vụ: mã hóa bảo mật liệu tính tốn tạo thẻ xác thực GCM có nhiều lợi ích như: đạt tốc độ cao với chi phí thấp thực thi phần cứng, đảm bảo độ bảo mật mà không cần ràng buộc IP sử dụng thuật toán lõi cho giao thức theo chuẩn IEEE 802.1ae [13] Mã hóa xác thực AES-GCM có quy trình mã hóa thể hình Khối GCTR thực chế độ Counter mã khối với đầu vào khối đếm khởi tạo ICB, giá trị gia tăng chúng (ICB2-ICBi) chúng khối rõ (P1-Pi) GCTR ICB INC ICB2 ICBi 1 AES AES INC ICBi AES AES H Am A1 X1 H P1 Xm H P2 AES Pi 1 X m 1 X m2 H H LA / C Pi X n2 X n 1 Xn H H H GHASH J0 AES T MSB Hình Quy trình mã hóa xác thực AES-GCM 2.3 Đề xuất kiến trúc GCM song song hiệu cao A Hàm GHASHH hiệu cao Tạp chí Nghiên cứu KH&CN quân sự, Số 54 , 04 – 2018 77 Kỹ thuật điều khiển & Điện tử Hàm GHASH sử dụng GCM nhằm cung cấp tính xác thực cho liệu bảo mật Hàm GHASH xây dựng phép nhân trường GF(2128) với khóa băm (H) theo cơng thức: n X j H n j 1 X 1.H n X H n 1 X n H (1) j 1 đó, X1 ÷ Xn khối đầu vào 128-bit Mặc dù việc lựa chọn tham số q (số nhánh nhân-cộng song song) không bị giới hạn để đạt số chu kỳ đồng hồ nhỏ thơng lượng cao sử dụng q j , j log n Đầu hàm GHASH(X,H) nhận được: X H q H q X H q H q H q 1 n laàn q n 1 laàn q X j H q H q H q j 1 n 1 laàn q q (2) q q q X q H H H X q 1 H H n 1 laàn q n 1 laàn q X q H q H q H q 1 X n H n laàn q Trong đó, tất tốn hạng thực trường GF(2128), với đa thức bất khả quy P x x128 x x Với thuật toán hàm GHASH (2), n n số chu kỳ đồng hồ cần thiết để thực log q Đối với 1 chu q q q 128 kỳ đầu, thực phép nhân H trường GF(2 ), với log2(q) chu kỳ thực hàm mũ khác tương ứng chu kỳ cuối thực n XOR kết ( X j H n j 1 ) j 1 X qj X qj 1 Hq X qj X qj 1 q H H q /2 Hq H q /2 X q j 11 Hq H q /2 H2 H H H X q j 1 Hq Hq H2 H Hình Kiến trúc phần cứng hàm GHASHH hiệu cao 78 N A Thái, …, P T Giáo, “Thiết kế lõi phần cứng … công nghệ CMOS 90nm.” Nghiên cứu khoa học công nghệ Theo (2), ta xét trường hợp: q=8 (8 nhánh nhân-cộng song song): X1.H X H 11 X H X10 H H H i i i X i H X i 8 H a1 H a2 H a3 (3) X H X 16 H 11 đó, (a1, a2, a3) biểu diễn nhị phân q – i +1, i q=4 (4 nhánh nhân-cộng song song): X H X H X H X H X H X H X H X 10 H X H 4 X H H (4) q=2 (2 nhánh nhân-cộng song song): X 1.H X H X H X H (5) B Kỹ thuật bật tắt tín hiệu đồng Trong báo này, với mục đích giảm cơng suất tiêu thụ thiết kế, đề xuất việc áp dụng kỹ thuật bật tắt tín hiệu đồng (clock gating) Theo kỹ thuật này, tín hiệu đồng đưa đến ghi chọn tín hiệu điều khiển Khi giá trị ghi không thay đổi tín hiệu đồng tắt làm cho công suất tiêu thụ hệ thống giảm đáng kể theo [14, 15] Chúng đề xuất kiến trúc lõi AES-GCM dùng kỹ thuật bật tắt tín hiệu đồng hình Tín hiệu điều khiển việc lựa chọn tín hiệu đồng sel tạo từ máy trạng thái hữu hạn khối điều khiển Hình Kiến trúc clock gating đề xuất cho lõi AES-GCM KẾT QUẢ HIỆN THỰC HÓA Thiết kế tổng hợp ASIC với thư viện chuẩn công nghệ CMOS 90 nm cho kiến trúc khác nhau, sử dụng công cụ Synopsys Design Compiler, đạt Tạp chí Nghiên cứu KH&CN quân sự, Số 54 , 04 – 2018 79 Kỹ thuật điều khiển & Điện tử kết thể bảng Theo kết đạt được, thiết kế đề xuất theo kiến trúc khác cải thiện hiệu thiết kế Trong báo này, hiệu tính theo tỷ số thơng lượng lượng tài nguyên (số cổng tương đương) Trong đó, kiến trúc hai nhánh nhân-cộng có hiệu cao đạt 104,8 (b/s/gate) cao xấp xỉ 40 % so với kết tốt cơng trình [7] Đồng thời, thiết kế theo kiến trúc đề xuất đảm bảo công suất tiêu thụ mức tương đương thiết kế khác thể bảng Bảng Kết tổng hợp lõi mã hóa AES-GCM ASIC công nghệ 90nm Kiến trúc [7] [8], [9] [12] Đề xuất với q = Đề xuất với q = Đề xuất với q = Tài nguyên phần cứng (Kgate) 463 894 625 189 479 863 Tốc độ (MHz) 271 568 595 193 193 193 Công suất (mW) 144 102 131 177 265 Thông lượng (Gb/s) 34,7 56 15,2 19,8 23,3 24,7 Thông lượng/Tài nguyên 74,9 62,6 24,3 104,8 48,6 28,6 KẾT LUẬN Trong báo, chúng tơi trình bày thiết kế lõi phần cứng mã hóa xác thực AES-GCM với kiến trúc gồm nhánh nhân-cộng song song nhằm mục đích nâng cao hiệu mà đảm bảo mức tiêu thụ công suất lõi phần cứng Để tăng thông lượng, kiến trúc phần cứng AES đường ống hoàn toàn áp dụng đồng thời thuật toán GCM thực theo phương thức song song Tuy nhiên, việc sử dụng kiến trúc song song dẫn đến kích thước lõi thiết kế lớn Để giải vấn đề này, thiết kế đề xuất sử dụng nhân theo thuật toán Karatsuba-Ofman thay cho thuật toán nhân truyền thống trường Galois Với mục đích giảm nhỏ mức công suất tiêu thụ, thiết kế đề xuất áp dụng kỹ thuật bật tắt tín hiệu đồng Với kết đạt được, lõi mã hóa xác thực AES-GCM đề xuất cho thấy đáp ứng tốt cho ứng dụng đòi hỏi kích thước nhỏ gọn, tốc độ cao mức công suất tiêu thụ thấp Lời cảm ơn: Nghiên cứu tài trợ Quỹ Phát triển khoa học công nghệ Quốc gia (NAFOSTED) đề tài mã số 102.02-2015.20 Nhóm tác giả xin chân thành cảm ơn Viện Tích hợp hệ thống, Học viện Kỹ thuật quân hỗ trợ công cụ thiết kế cho nghiên cứu TÀI LIỆU THAM KHẢO [1] W Wang, G He, and J Wan, “Research on Zigbee wireless communication technology,” Proc 2011 International Conference on Electrical and Control Engineering (ICECE), pp 1245-1249, 2011 80 N A Thái, …, P T Giáo, “Thiết kế lõi phần cứng … công nghệ CMOS 90nm.” Nghiên cứu khoa học công nghệ [2] X Du and H.-H Chen, “Security in wireless sensor networks,” IEEE Wireless Communications, vol 15, 2008 [3] National Institute of Standards and Technology (NIST), “Advanced Encryption Standard (AES),” FIPS Publication 197, 2001 [4] M Dworkin, “Recommendation for Block Cipher Modes of Operation: Galois/Counter Mode (GCM) and GMAC,” NIST SP, 800-38D, 2007 [5] S Lemsitzer, J Wolkerstorfer, N Felber, and M Braendli, “Multi-gigabit GCM-AES architecture optimized for FPGAs,” in International Workshop on Cryptographic Hardware and Embedded Systems, pp 227-238, 2007 [6] B Yang, S Mishra, and R Karri, “A High Speed Architecture for Galois/Counter Mode of Operation (GCM),” IACR Cryptology ePrint Archive, p 146, 2005 [7] A Satoh, “High-Speed Parallel Hardware Architecture for Galois Counter Mode,” in IEEE International Symposium on Circuits and Systems, ISCAS 2007 , pp 1863-1866, 2007 [8] A Satoh, T Sugawara, and T Aoki, “High-performance hardware architectures for Galois counter mode,” IEEE Transactions on Computers, vol 58, pp 917-930, 2009 [9] N Méloni, C Négre, and M A Hasan, “High performance GHASH function for long messages,” in International Conference on Applied Cryptography and Network Security, pp 154-167, 2010 [10] Abdellatif, K M Ali, Chotin-Avot, Roselyne, Mehrez, and Habib, “Efficient Parallel-Pipelined GHASH for Message Authentication,” International Conference on Reconfigurable Computing and FPGAs (ReConFig), pp 1-6, 2012 [11] M Mozaffari-Kermani and A Reyhani-Masoleh, “Efficient and HighPerformance Parallel Hardware Architectures for the AES-GCM,” IEEE transactions on computers, vol 61, pp 1165-1178, 2012 [12] A Satoh, S Morioka, K Takano, and S Munetoh, “A compact Rijndael hardware architecture with S-box optimization,” in International Conference on the Theory and Application of Cryptology and Information Security, pp 239-254, 2001 [13] I S W Group, “IEEE standard for local and metropolitan area networks: media access control (MAC) bridges,” IEEE Std, vol 802, 2006 [14] L Raja, K Thanushkodi, and T Hemalatha, “Comparitive analysis of various low power Clock Gating design for ALU,” the 2014 International Conference on Electronics and Communication Systems (ICECS), pp 1-5, 2014 [15] N Gupta, “Clock Power Analysis of Low Power Clock Gated Arithmetic Logic Unit on Different FPGA,” 2014 International Conference on Computational Intelligence and Communication Networks (CICN), pp 913916, 2014 Tạp chí Nghiên cứu KH&CN quân sự, Số 54 , 04 – 2018 81 Kỹ thuật điều khiển & Điện tử ABSTRACT A DESIGN OF HIGH PERFORMANCE AES-GCM AUTHENTICATED ENCRYPTION HARDWARE CORE IN 90 NM CMOS PROCESS In this paper, a high-performance ASIC design of the authenticated encryption AES-GCM core was presented The proposed AES-GCM core is implemented with a fully pipelined AES architecture and parallel GCM algorithm to increase the throughput Moreover, the Karatsuba-Ofman algorithm over Galois finite field and clock gating technical are employed together to decrease the area and the power consumption The implementation results in 90nm process have clarified that the proposed authenticated encryption core achieves higher performance in term of the ratio between throughput and area, while requires the equivalent power consumption compared with others designs Keywords: AES, GCM, ASIC, CMOS, IP core Nhận ngày 05 tháng 12 năm 2017 Hoàn thiện ngày 09 tháng 01 năm 2018 Chấp nhận đăng ngày 10 tháng năm 2018 Địa chỉ: * 82 Khoa Vô tuyến Điện tử, Trường đại học Kỹ thuật Lê Quý Đôn Email: nguyenanhthai77@gmail.com N A Thái, …, P T Giáo, “Thiết kế lõi phần cứng … công nghệ CMOS 90nm.” ... để cung cấp mã hóa xác thực Mã hóa xác thực thực hai nhiệm vụ: mã hóa bảo mật liệu tính tốn tạo thẻ xác thực GCM có nhiều lợi ích như: đạt tốc độ cao với chi phí thấp thực thi phần cứng, đảm bảo... j 1 Hq Hq H2 H Hình Kiến trúc phần cứng hàm GHASHH hiệu cao 78 N A Thái, …, P T Giáo, Thiết kế lõi phần cứng … công nghệ CMOS 90nm. ” Nghiên cứu khoa học công nghệ Theo (2), ta xét trường hợp:... cứng mã hóa xác thực AES-GCM với kiến trúc gồm nhánh nhân-cộng song song nhằm mục đích nâng cao hiệu mà đảm bảo mức tiêu thụ công suất lõi phần cứng Để tăng thông lượng, kiến trúc phần cứng AES