(TIỂU LUẬN) QUY TRÌNH THIẾT kế sản XUẤT VI MẠCH báo cáo LAB 1 THIẾT kế bộ ALU

ĐẠI HỌC QUỐC GIA TP HỒ CHÍ MINH TRƯỜNG ĐẠI HỌC BÁCH KHOA KHOA ĐIỆN – ĐIỆN TỬ BỘ MÔN ĐIỆN TỬ -o0o - QUY TRÌNH THIẾT KẾ & SẢN XUẤT VI MẠCH BÁO CÁO LAB THIẾT KẾ BỘ ALU GVHD: PGS.TS Hoàng Trang TGHD: Đỗ Quang Thịnh NTH: Nhóm TPHCM, THÁNG NĂM 2021 Quy trình thiết kế sản x D Stt Họ tên Nguyễn Thái Nguyên (Nhóm trưởng) Phạm Đăng Long Trần Văn Thành Quy trình thiết kế sản xuất vi mạch Lab1:Thiết kế ALU MỤC LỤC Tổng quan lý thuyết 1.1 Thực thiết kế 2.1 Mạch thiết kế cấp cổng dùng Verilog 2.2 Môi trường làm việc 2.2.1 File set_env.bash: 2.2.2 File lab_rtl.flist: 2.2.3 File lab_ben.flist: 2.2.4 File Makefile: 2.3 Kiểm định RTL 2.3.1 File testtop.v 2.3.2 Kết hiển thị terminal s 2.3.3 Dạng sóng thiết kế 2.4 Thiết kế cấp độ Speccification Synthesis 2.4.1 File dc_command.src 2.4.2 File ALU sau Synthesis 2.4.3 File reports Kết luận 3.1 Nhận xét 3.2 Kết luận Phục lục Tài liệu tham khảo Câu hỏi lý thuyết 6.1 Phân biệt tool RTL 6.2 Giải thích ý nghĩa 6.3 Bonus 6.4 Đầu vào đầu Synthesis 4 Quy trình thiết kế sản xuất vi mạch Lab1:Thiết kế ALU DANH SÁCH HÌNH ẢNH Hình 1-1: Sơ đồ khối ALU Hình 2-1: Khối ALU bit Hình 2-2: Khối ADD bit Hình 2-3: Khối ADD bit Hình 2-4: Khối AND bit Hình 2-5: Khối AND bit .8 Hình 2-6: Khối OR bit Hình 2-7: Khối OR bit Hình 2-8: Khối XOR bit Hình 2-9: Khối XOR bit 10 Hình 2-10: Khối control 10 Hình 2-11: Fie lab_rtl.flist 10 Hình 2-12: File lab_ben.flist 10 Hình 2-13: File Makefile .11 Hình 2-14: File testtop.v 11 Hình 2-15: Kết terminal sau make .12 Hình 2-16: Kết dạng sóng thiết kế 12 Hình 2-17: File dc_command.src 13 Hình 2-18: File report.area 16 Hình 2-19: File report.timing .16 Hình 6-1: Nơi chứa lệnh vlogan & vcs 21 Quy trình thiết kế sản xuất vi mạch 1.1 Tổng quan lý thuyết Thiết kế cấp độ Speccification a Sơ đồ khối ALU Hình 1-1: Sơ đồ khối ALU Lab1:Thiết kế ALU Quy trình thiết kế sản xuất vi mạch Lab1:Thiết kế ALU b Cách thức hoạt động ALU - Khối input: o A, B: liệu đầu vào bit o Cmd: Tín hiệu control bit, - Khối xử lý: o Khối cộng bit o Khối and bit o Khối or bit o Khối xor bit - Khối output: o Cmd = 00: Ngõ phép cộng A + B o Cmd = 01: Ngõ phép A AND B (A&B) o Cmd = 10: Ngõ phép A OR B (A|B) o Cmd = 11: Ngõ phép A XOR B (A^B) c Ý tưởng thực thi thiết kế - Việc hình thành sơ đồ khối thiết kế - Viết khối xử lý đơn giản add_1bit, and_1bit, or_1bit, xor_1bit - Viết khối xử lý lớn add_4bit, and_4bit, or_4bit, xor_4bit từ khối đơn giản Viết khối ALU dựa vào input chọn output từ tín hiệu điều khiển cmd Thực thiết kế 2.1 Mạch thiết kế cấp cổng dùng Verilog - Khối ALU tổng thể: o Input:  X, Y: bit  Cmd: bit o Output:  S: bit  ol (overlow) bit Biến tạm: S_add; S_and; S_or; S_xor cho khối tính tốn o S cuối dựa vào giá trị cmd để assign o Quy trình thiết kế sản xuất vi mạch Lab1:Thiết kế ALU Module ALU (TOP) Các module tính tốn Chọn output theo tín cmd Hình 2-1: Khối ALU bit - Khối tính tốn ADD: cách ghép khối adder_1bit lại với Module add bit Module add bit Hình 2-2: Khối ADD bit Hình 2-3: Khối ADD bit Quy trình thiết kế sản xuất vi mạch - Lab1:Thiết kế ALU Khối tính tốn AND: cách ghét khối and_1bit lại với (chú thích tương tự khối ADD) Hình 2-4: Khối AND bit Hình 2-5: Khối AND bit - Khối xử lý OR: cách ghét khối or_1bit lại với (chú thích tương tự khối ADD) Quy trình thiết kế sản xuất vi mạch Lab1:Thiết kế ALU Hình 2-6: Khối OR bit Hình 2-7: Khối OR bit - Khối tính tốn XOR: cách ghét khối xor_1bit lại với (chú thích tương tự khối ADD) Hình 2-8: Khối XOR bit 10 Quy trình thiết kế sản xuất vi mạch Hình 2-9: Khối XOR bit - Khối control: assign để chọn giá trị đầu phù hợp Hình 2-10: Khối control 2.2 Mơi trường làm việc 2.2.1 File set_env.bash: export WORKAREA="/home/albert/Desktop/Lab1_HW" 2.2.2 File lab_rtl.flist: Hình 2-11: Fie lab_rtl.flist 2.2.3 File lab_ben.flist: Hình 2-12: File lab_ben.flist Lab1:Thiết kế ALU 11 Quy trình thiết kế sản xuất vi mạch Lab1:Thiết kế ALU 2.2.4 File Makefile: Hình 2-13: File Makefile 2.3 Kiểm định RTL 2.3.1 File testtop.v Hình 2-14: File testtop.v - Set input, gọi module alu_4bit Test đầy đủ trường hợp cách thay đổi biến cmd từ 00 01 10 11 12 Quy trình thiết kế sản xuất vi mạch 2.3.2 Kết hiển thị terminal sau make Hình 2-15: Kết terminal sau make - - Cột delay trường hợp Cột thứ 2: o Cmd: 00 thực phép ADD o Cmd: 01 thực phép AND o Cmd: 10 thực phép OR o Cmd: 11 thực phép XOR Cột thứ 3: giá trị input X Cột thứ 4: giá trị input Y Cột thứ 5: giá trị output ol (x: giá trị không xác định) Cột thứ 6: giá trị output S 2.3.3 Dạng sóng thiết kế - Kết mơ thể hình bên Phần bên trái biến thiết kế: input, output, biến tạm, … Phần bên trái kết dạng sóng thể dạng nhị phân Hình 2-16: Kết dạng sóng thiết kế Lab1:Thiết kế ALU 13 Quy trình thiết kế sản xuất vi mạch Lab1:Thiết kế ALU 2.4 Synthesis 2.4.1 File dc_command.src Hình 2-17: File dc_command.src Giải thích file dc_command.src [1] Search_path Set Target_library 14 Quy trình thiết kế sản xuất vi mạch Analyse –format (định dạng file kiểu verilog or vhdl) Elaborate design_name Current_design Compile_ultra Command Report_area Report_timing Report_constraint Reprort_qor Lab1:Thiết kế ALU 15 Quy trình thiết kế sản xuất vi mạch Lab1:Thiết kế ALU 2.4.2 File ALU sau Synthesis Tổng thể khối ALU: tên, input, output 16 Quy trình thiết kế sản xuất vi mạch Lab1:Thiết kế ALU 2.4.3 File reports 2.4.3.1 Report.area Thư viện sử dụng Tổng diện tích cổng tổ hợp Tổng diện tích inverter/buffer ……… Hình 2-18: File report.area 2.4.3.2 Report.timing Điểm đầu, điểm cuối timing path Path group: Nhóm clock Path type: max (tính setup), (hold) Total delay: cell delay + net delay Delay cộng dồn qua phần tử Rise or Fall Lib_cell Tên cell design Hình 2-19: File report.timing Quy trình thiết kế sản xuất vi mạch 17 Lab1:Thiết kế ALU 2.4.3.3 Report.qor **************************************** Report : qor Design : alu_4bit Version: L-2016.03-SP1 Date : Sat Oct 09:56:41 2021 **************************************** 10 11 Timing Path Group (none) 12 Levels of Logic: 13 Critical Path Length: 14 Critical Path Slack: 15 Critical Path Clk Period: 16 Total Negative Slack: 17 No of Violating Paths: 18 Worst Hold Violation: 19 Total Hold Violation: 20 No of Hold Violations: 21 - 22 23 24 25 Cell Count 26 Hierarchical Cell Count: 27 Hierarchical Port Count: 28 Leaf Cell Count: 29 Buf/Inv Cell Count: 30 Buf Cell Count: 31 Inv Cell Count: 32 CT Buf/Inv Cell Count: 33 Combinational Cell Count: 34 Sequential Cell Count: 35 Macro Count: 36 37 38 39 40 41 42 Area Combinational Area:93.599999 Noncombinational Area: 0.000000 18 Quy trình thiết kế sản xuất vi mạch Lab1:Thiết kế ALU 43 Buf/Inv Area: 44 Total Buffer Area: 45 Total Inverter Area: 46 Macro/Black Box Area: 47 Net Area: 48 49 Cell Area: 50 Design Area: 51 52 53 54 Design Rules 55 56 57 58 59 60 61 Total Number of Nets: Nets With Violations: Max Trans Violations: - Hostname: localhost.localdomain 62 63 64 Compile CPU Statistics 65 Resource Sharing: 66 Logic Optimization: 67 Mapping Optimization: 68 69 Overall Compile Time: 70 Overall Compile Wall Clock Time: 10.86 71 72 73 74 Design WNS: 0.00 TNS: 0.00 Number of Violating Paths: 75 76 77 Design (Hold) WNS: 0.00 TNS: 0.00 Number of Violating Paths: 78 79 Quy trình thiết kế sản xuất vi mạch 19 Lab1:Thiết kế ALU Kết luận 3.1 Nhận xét - - Mạch thiết kế ALU dạng khối ALU, chức dạng đơn giản, khơng có nhiều chế độ tính tốn, nhiên với số cá nhân khơng nhớ syntax verilog trở ngại Việc xây dựng khối ALU dựa khối khác Sinh viên chưa làm quen với Linux đặt biệt flow thiết kế gặp nhiều khó khăn 3.2 Kết luận - Sau thực khối ALU chức giúp sinh viên ôn lại kiến thức code verilog biết môi trường làm việc sau Giúp sinh viên hiểu bước đầu trình thiết kế vi mạch Giúp sinh viên nắm tool bước thiết kế vi mạch Nắm cách sử dụng Linux lợi lớn để xin việc sau Phục lục Tài liệu tham khảo - Synthesis Tool Commands (DC_Tool_Commands) [1] VCS® MX/VCS MXi™ User Guide [2] Tài liệu hướng dẫn thí nghiệm Quy trình thiết kế vi mạch số Câu hỏi lý thuyết 6.1 Phân biệt tool RTL Chức Mơ RTL Xem dạng sóng RTL Synthesis RTL 20 Quy trình thiết kế sản xuất vi mạch 6.2 Giải thích ý nghĩa Commands Vlogan Vcs Lab1:Thiết kế ALU 21 Quy trình thiết kế sản xuất vi mạch Lab1:Thiết kế ALU 6.3 Bonus - Những lệnh nằm /home/albert/MyPrograms/synopsys/M-2017.03SP2/bin Hình 6-1: Nơi chứa lệnh vlogan & vcs - Một số lệnh Synopsys hỗ trợ: vmmgen, plato, vcat, rvmgen … 6.4 Đầu vào đầu Synthesis - Đầu vào: thư viện (.db), RTL verilog code ( v), constrains (.txt) Đầu ra: Verilog primitive ( v), Timing information (.sdf), DC compiler report (.log), Synthesis database ( ddc) -Hết - ... Reprort_qor Lab1 :Thiết kế ALU 15 Quy trình thiết kế sản xuất vi mạch Lab1 :Thiết kế ALU 2.4.2 File ALU sau Synthesis Tổng thể khối ALU: tên, input, output 16 Quy trình thiết kế sản xuất vi mạch Lab1 :Thiết. .. WORKAREA="/home/albert/Desktop /Lab1 _HW" 2.2.2 File lab_ rtl.flist: Hình 2 -11 : Fie lab_ rtl.flist 2.2.3 File lab_ ben.flist: Hình 2 -12 : File lab_ ben.flist Lab1 :Thiết kế ALU 11 Quy trình thiết kế sản xuất vi mạch Lab1 :Thiết kế. .. Synthesis RTL 20 Quy trình thiết kế sản xuất vi mạch 6.2 Giải thích ý nghĩa Commands Vlogan Vcs Lab1 :Thiết kế ALU 21 Quy trình thiết kế sản xuất vi mạch Lab1 :Thiết kế ALU 6.3 Bonus - Những lệnh