Ho Chi Minh City University of Technology FACULTY OF COMPUTER SCIENCE & ENGINEERING Laboratory Manual Digital Systems Experiment Lab Group 7: Nguyễn Viết An Trần Quốc Thắng Vũ Ngọc Thuận MSSV: 2112741 MSSV: 2110551 MSSV: 2112394 Ho Chi Minh City, 7/2022 Digital Systems – Lab 1 Design and simulate a Full Adder built from Half Adders in Logisim 1.1 Thiết kế - Sơ đồ mạch đơn giản: Hình Sơ đồ mạch đơn giản xây dựng Full Adder từ hai Half Adder - Bảng thật (Truth Table) sơ đồ mạch: Cin B A A⨁B A.B 0 0 Sum = A⨁B⨁Cin Cout = Cin(A⨁B)+A.B 0 1 0 1 0 1 1 0 0 1 1 0 1 1 0 1 1 1 1.2 Mơ Hình Mơ mạch xây dựng mạch cộng toàn phần từ mạch cộng bán phần CircuitMaker Digital Systems – Lab Design, simulate and implement a 4-bit Ripple Carry Adder using IC 7483 2.1 Mơ Hình Mơ mạch cộng bit CircuitMaker 2.2 Hiện thực mạch Hình Lắp mạch thực cộng bit bằng IC 7483 2.3.Video kết quả: https://drive.google.com/file/d/18-F2asXtN5pYaSarub6lgE0N32QF8cW/view?usp=sharing Digital Systems – Lab Design, simulate and implement a MOD-10 Asynchronous UP Counter using J-K Flip flops (IC 7473) 3.1 Thiết kế - Mạch đếm mạch đếm lên bất đồng từ đến (10 trạng thái - MOD 10- đếm theo modulus) - Sử dụng J-K FF tích cực mạch lên, tín hiệu đầu lấy từ tín hiệu Q FF; nối Q’ FF trước với tín hiệu CLK vào FF sau - Mạch đếm có 10 trạng thái, nên số FF cần dùng Truth Table: K-Map Reset QD QC QB QA Reset = QD.(QB+QC) 0 0 0 0 0 00 0 0 0 1 01 0 0 0 0 11 1 1 0 1 0 1 10 0 1 0 1 1 0 0 0 1 1 QB.QA 00 01 11 10 QD.QC 3.2 Mô Digital Systems – Lab Hình Mơ mạch mạch đếm lên bất đồng MOD-10 CircuitMaker 3.3 Hiện thực mạch - Do sử dụng IC 7473, chứa J-K FF tích cực mạch xuống, nên nối Q FF trước với CLK input FF sau Tín hiệu đầu Q Reset = QB’.QC’+QA’ Hình Lắp mạch thực cộng bit bằng IC 7483 Digital Systems – Lab 3.4 Video kết quả: https://drive.google.com/file/d/18Twka9BfkqhPPEMZLp8U2bSTLHiNgXN/view?usp=sharing What is the difference between asynchronous and synchronous counter? Asynchronous counter (mạch đếm Synchronous counter (mạch đếm khơng dồng bộ) đồng bộ) Chỉ có flip flop nối trực tiếp với Mỗi flip flop đươc nối trực tiếp với tín hiệu tín hiệu CLK ngồi CLK ngồi Tín hiệu CLK đầu vào flip flop Tất flip flop mạch đếm khơng phải tín hiệu CLK điều thay đổi trạng thái lúc với khiển tín hiệu CLK Hạt động với tốc độ chậm nhiều so với Hoạt động với tín hiệu có tần số lớn mạch đếm đồng nhiều so với mạch đếm không đồng Mạch logic đơn giản kể với mạch đếm Thiết kế đòi hỏi mạch logic phức tạp tỉ lệ có số MOD lớn thuận với số MOD mạch Độ trễ flip flop trước không cộng dồn Độ trễ flip flop trước cộng dồn vào độ vào độ trễ flip flop trễ flip flop kế tiếp, nên độ trễ toàn mạch đếm lớn What is the procedure to design a synchronous counter? - Bước 1: Xác định số lượng FF cần thiết để xây dụng mạch đếm Một mạch đếm đồng với n FF đếm 2n-1 trạng thái - Bước 2: Xây dựng chuỗi chuyển trạng thái (State Transistion Diagram) - Bước 3: Xây dựng bảng chân trị trạng thái (State/Excitation Truth Table) - Bước 4: Rút gọn biểu thức đầu vào (input) cho FF K-map Digital Systems – Lab - Bước 5: Thiết kế mạch đếm bất đồng .. .Digital Systems – Lab 1 Design and simulate a Full Adder built from Half Adders in Logisim 1.1 Thiết kế -... 1 1.2 Mơ Hình Mơ mạch xây dựng mạch cộng toàn phần từ mạch cộng bán phần CircuitMaker Digital Systems – Lab Design, simulate and implement a 4-bit Ripple Carry Adder using IC 7483 2.1 Mơ Hình... quả: https://drive.google.com/file/d/18-F2asXtN5pYaSarub6lgE0N32QF8cW/view?usp=sharing Digital Systems – Lab Design, simulate and implement a MOD-10 Asynchronous UP Counter using J-K Flip flops