Mạch tạo điện áp tham chiếu ổn định đạt được 6.8 ppm/oC trên công nghệ CMOS 180 nm

Bài viết Mạch tạo điện áp tham chiếu ổn định đạt được 6.8 ppm/oC trên công nghệ CMOS 180 nm trình bày về thiết kế mạch tạo điện áp tham chiếu ổn định (Bandgap Voltage Reference: BGR) không phụ thuộc vào sự thay đổi của quy trình công nghệ, nhiệt độ và điện áp nguồn cung cấp (Process, Temperature, Voltage: PVT) ứng dụng cho các mạch điện tử yêu cầu điện áp tham chiếu có độ chính xác cao tích hợp trên chip.

TNU Journal of Science and Technology 227(11): 187 - 195 A 6.8 ppm/oC BANDGAP VOLTAGE REFERENCE IN 180 nm CMOS PROCESS Nguyen Thi Thao1, Nguyen Huu Tho2* Academy of Military Science and Technology Le Quy Don Technical University ARTICLE INFO Received: 04/8/2022 Revised: 19/8/2022 Published: 19/8/2022 KEYWORDS Bandgap Voltage Reference (BGR) Low Temperature Coefficient Line Regulation Power Supply Ripple Rejection Output Voltage Trimming ABSTRACT This paper presents the design of a bandgap voltage reference (BGR) circuit independent on process, temperature and voltage (PVT) for electronic circuits that require a high precision reference voltage integrated on the chip The proposed BGR circuit achieves low temperature coefficient (TC) by combining an operational amplifier (OPA) with high gain and output voltage trimming technique In addition, the OPA circuit is designed including inside bias circuit, thus increasing the ability to integrate on the chip The proposed BGR circuit is implemented in a 180 nm CMOS process The simulation results illustrate that the BGR generates a stable reference voltage of 0.6 V and a power consumption of 54.36 µW with a supply voltage of 1.8 V The average temperature coefficient achieved is 6.8 ppm/ oC for the wide temperature range from -40oC to 125oC and the line regulation performance is 0.12 %/V The power supply rejection ratio at kHz, 100 kHz and 10 MHz are 51.3 dB, 32.4 dB and 20.1 dB, respectively MẠCH TẠO ĐIỆN ÁP THAM CHIẾU ỔN ĐỊNH ĐẠT ĐƯỢC 6.8 ppm/oC TRÊN CÔNG NGHỆ CMOS 180 nm Nguyễn Thị Thảo1, Nguyễn Hữu Thọ2* Viện Khoa học Công nghệ Quân Học viện Kỹ thuật Quân THÔNG TIN BÀI BÁO Ngày nhận bài: 04/8/2022 Ngày hồn thiện: 19/8/2022 Ngày đăng: 19/8/2022 TỪ KHĨA Tham chiếu điện áp ổn định (BGR) Hệ số nhiệt độ thấp Sự điều chỉnh tuyến tính Loại bỏ tạp âm nguồn cung cấp Điều chỉnh điện áp đầu TÓM TẮT Bài báo trình bày thiết kế mạch tạo điện áp tham chiếu ổn định (Bandgap Voltage Reference: BGR) khơng phụ thuộc vào thay đổi quy trình công nghệ, nhiệt độ điện áp nguồn cung cấp (Process, Temperature, Voltage: PVT) ứng dụng cho mạch điện tử u cầu điện áp tham chiếu có độ xác cao tích hợp chip Mạch BGR đề xuất đạt hệ số nhiệt độ (Temperature Coefficient: TC) thấp cách kết hợp sử dụng mạch khuếch đại thuật tốn (Operational Amplifier: OPA) có hệ số khuếch đại cao kỹ thuật điều chỉnh điện áp đầu Ngoài ra, mạch OPA thiết kế với mạch phân áp cho bóng bán dẫn nằm bên mạch nên tăng khả tích hợp chip Mạch BGR với kỹ thuật điều chỉnh điện áp đầu đề xuất thiết kế công nghệ CMOS 180 nm Kết mô thể mạch tạo điện áp tham chiếu ổn định 0,6 V tiêu thụ công suất 54,36 µW với điện áp nguồn cung cấp 1,8 V Hệ số nhiệt độ trung bình đạt 6,8 ppm/oC cho khoảng nhiệt độ rộng từ -40oC đến 125oC chất lượng điều chỉnh tuyến tính 0,12 %/V Tỷ số loại bỏ tạp âm nguồn cung cấp kHz, 100 kHz MHz tương ứng 51,3 dB, 32,4 dB 20,1 dB DOI: https://doi.org/10.34238/tnu-jst.6326 * Corresponding author Email: tho.nh@mta.edu.vn http://jst.tnu.edu.vn 187 Email: jst@tnu.edu.vn 227(11): 187 - 195 TNU Journal of Science and Technology Giới thiệu Mạch tạo điện áp tham chiếu (Bandgap voltage reference: BGR) có phạm vi ứng dụng rộng rãi mạch tích hợp tín hiệu hỗn hợp (tương tự kết hợp với số) tín hiệu tương tự, mạch quản lý nguồn mạch tần số vô tuyến Mạch BGR tạo điện áp tham chiếu xác, ổn định, không phụ thuộc vào thay đổi quy trình cơng nghệ, nhiệt độ điện áp nguồn cung cấp (Process, Temperature, Voltage: PVT) Độ xác ổn định điện áp tham chiếu đạt cách bù điện áp hệ số nhiệt độ âm tiếp giáp B-E bóng bán dẫn lưỡng cực (BJT) với điện áp hệ số nhiệt độ dương Tham số quan trọng để đánh giá chất lượng điện áp tham chiếu hệ số nhiệt độ (Temperature Coefficient: TC) với TC nhỏ chất lượng mạch BGR tốt TC định nghĩa thay đổi điện áp đầu thay đổi nhiệt độ thường biểu diễn ppm/oC Hiện nay, có nhiều nghiên cứu thực mạch BGR [1] – [8] Tuy nhiên, mạch BGR nghiên cứu có giá trị TC tương đối lớn: 114 ppm/oC [1], 102 ppm/oC [2], 53 ppm/oC [3], 78 ppm/oC [4], 99 ppm/oC [5], 104 ppm/oC [6], 89,8 ppm/oC [7] 65 ppm/oC [8] Để đạt TC nhỏ, nghiên cứu [9], [10] thực hai bước điều chỉnh điện áp đầu ra: bù cho nhiệt độ bù cho quy trình cơng nghệ Tuy nhiên, [9] [10] tạo điện áp tham chiếu lớn V (1,285 [9] 1,1419 [10]), dẫn đến khơng thích hợp với ứng dụng u cầu điện áp tham chiếu nhỏ, đặc biệt mạch ổn áp điện áp rơi thấp có điện áp nguồn cung cấp nhỏ V Hơn nữa, việc điều chỉnh hai lần điện áp đầu làm cho mạch thực trở nên phức tạp Để khắc phục vấn đề này, nghiên cứu [11] – [13] thực lần điều chỉnh điện áp đầu mà đảm bảo giá trị TC nhỏ, tạo điện áp tham chiếu nhỏ Tuy nhiên, mạch khuếch đại thuật toán (Operational Amplifier: OPA) [11] [12] yêu cầu dòng điện phân áp bên ngồi nên giảm khả tích hợp cho chip Trong mạch BGR [13] có cơng suất tiêu thụ tương đối lớn (77 µW) Bài báo đề xuất mạch BGR cho mạch tích hợp tín hiệu tương tự tín hiệu hỗn hợp với hệ số nhiệt độ thấp đạt lần điều chỉnh điện áp đầu Điều đạt cách kết hợp sử dụng mạch OPA có hệ số khuếch đại cao kỹ thuật điều chỉnh điện áp tham chiếu đầu để bù cho thay đổi PVT Ngoài mạch OPA thiết kế bao gồm mạch phân áp bên để đảm bảo khả tích hợp cho chip Bài báo gồm có năm phần, phần trình bày mạch BGR bản, bao gồm thành phần, nguyên lý hoạt động phân tích Phần thứ trình bày mạch BGR đề xuất với mạch OPA mạch điều chỉnh điện áp tham chiếu đầu ra, kết mô mạch giới thiệu phần cuối kết luận Tổng quan mạch BGR V REF OUT R1 OPA Vin- R2 Vin+ V1 V2 R3 D1 D2, k Hình Kiến trúc mạch BGR thông thường Mạch BGR thông thường thể Hình [14] Mạch OPA sử dụng để đảm bảo cân điện áp hai điểm V1 V2 Bóng bán dẫn PNP nối đất cực B để http://jst.tnu.edu.vn 188 Email: jst@tnu.edu.vn 227(11): 187 - 195 TNU Journal of Science and Technology hoạt động đi-ốt tiếp giáp pn phân cực thuận tạo nguồn điện áp CTAT (complementary proportional to absolute temperature) Trong đó, điện áp tương đương nhiệt độ (VT) thể đặc tính nguồn PTAT (proportional to absolute temperature) Khi VREF tăng theo nhiệt độ điện áp tham chiếu tỷ lệ thuận với PTAT VREF giảm theo nhiệt độ điện áp tham chiếu tỷ lệ nghịch với CTAT Từ đó, PTAT CTAT sử dụng để mạch BGR tạo điện áp tham chiếu không phụ thuộc vào nhiệt độ Theo nguyên lý hoạt động đi-ốt, đi-ốt có dịng cực C có diện tích cực E khác tạo nguồn điện áp CTAT với biên độ khác Sự khác điện áp đi-ốt tìm thấy PTAT [14] Dịng cực C bóng bán dẫn lưỡng cực xác định như: IC  I S e ( VEB ) VT (1)  IC   với I S dòng bão hòa, VT điện áp nhiệt kT / q Từ  IS  Khi đó: VEB  VT ln  theo [14] điện áp đầu mạch BGR trở thành: VREF  VEB  R2 VEB R3 (2) với VEB khác điện áp thuận D1 D2 VT ln k Thành phần biểu thức (2) có hệ số TC âm xấp xỉ -2 mV/ºC thành phần thứ hai có hệ số TC dương xấp xỉ +0,085 mV/ºC Như vậy, cách lựa chọn phù hợp hệ số k giá trị điện trở R2, R3, phụ thuộc vào nhiệt độ CTAT PTAT triệt tiêu (TC xấp xỉ 0), dẫn đến điện áp tham chiếu gần không phụ thuộc vào nhiệt độ Tuy nhiên, nhiệt độ phịng (27oC) VREF xấp xỉ 1.25 V [14] Giá trị điện áp tham chiếu không phù hợp với cơng nghệ có điện áp nguồn cung cấp thấp Hơn nữa, với kích thước bóng bán dẫn nhỏ điện áp qua đi-ốt khơng có thành phần TC âm mà cịn có thành phần TC dương (nguồn PTAT) Điều dẫn đến hệ số TC lớn kiến trúc BGR thông thường Mạch BGR đề xuất Mạch trimming value Mạch lõi BGR Mạch khởi động VDD M1B M2B M7B M8B M5B M6B IOUT VDD GND VDD M9B M4B OPA M3B Vin- Vin+ VA1 GND VA2 VA3 D1 D2, K RCTAT RCTAT RPTAT Điều chỉnh điện áp tham chiếu VREF GND Hình Kiến trúc mạch BGR chế độ dòng đề xuất Như phần 2, kiến trúc mạch BGR thơng thường có TC lớn không phù hợp với ứng dụng yêu cầu điện áp tham chiếu thấp (nhỏ 1V) Vì vậy, báo đề xuất thực mạch BGR cải tiến dựa mạch BGR chế độ dòng [15] Kiến trúc mạch BGR đề xuất thể Hình Mạch BGR gồm ba thành phần mạch khởi động, mạch lõi BGR mạch điều chỉnh điện áp tham chiếu đầu (trimming value) để bù lại ảnh hưởng http://jst.tnu.edu.vn 189 Email: jst@tnu.edu.vn 227(11): 187 - 195 TNU Journal of Science and Technology thay đổi PVT Mạch BGR thiết kế để tạo điện áp đầu 600 mV, cung cấp điện áp tham chiếu cho mạch tích hợp hoạt động với nguồn cung cấp thấp Mạch khởi động đóng vai trị quan trọng kiến trúc mạch BGR, bao gồm bóng bán dẫn từ M1B đến M6B [13], đảm bảo cho mạch BGR không rơi vào trạng thái khóa bật nguồn Điều bởi, bật nguồn, dòng cung cấp cho mạch ban đầu A điện áp hai đầu vào (Vin- Vin+) mạch OPA V, dẫn đến mạch OPA rơi vào trạng thái ổn định mạch BGR không làm việc Ngược lại, với mạch khởi động mạch BGR, bật nguồn, điện áp cực D M3B mức cao, điện áp cực G M6B mức thấp, M6B mở để đưa BGR trạng thái làm việc thông thường Mạch khởi động không ảnh hưởng tới hoạt động thông thường BGR mạch BGR làm việc, điện áp cực G M6B mức cao, dẫn đến ngắt M6B Mạch lõi BGR bao gồm bóng bán dẫn M7B, M8B, D1, D2, điện trở RPTAT, RCTAT mạch OPA M7B M8B có kích thước giống kết nối theo kiểu gương dòng điện để đảm bảo dòng điện chạy qua chúng D1, D2 sử dụng để tạo dòng PTAT để bù cho dịng PTAT dịng CTAT tạo cách sử dụng điện trở RCTAT Khi nhiệt độ tăng điện áp qua D1, D2 làm cho dòng CTAT qua RCTAT giảm Dòng điện đầu xác định [15]: I OUT (T )  VT (T ) ln k VEB (T )  RPTAT RCTAT (3) Biểu thức (3) cho thấy, dòng TC đạt cách điều chỉnh thích hợp tỷ số RCTAT RPTAT 3.1 Mạch khuếch đại thuật tốn Mạch khuếch đại thuật tốn đóng vai trị quan trọng mạch lõi BGR, đảm bảo điện áp Vin- Vin+ (Hình 2) để trì TC thấp định đến chất lượng loại bỏ tập âm nguồn cung cấp độ ổn định mạch BGR Vì vậy, mạch OPA có hệ số khuếch đại cao độ dự trữ pha (Phase Margin: PM) lớn yêu cầu Để đạt điều này, báo đề xuất thực kiến trúc mạch OPA vi sai nối tầng [11], [12] với mạch tự phân áp bên để tăng khả tích hợp chip thể Hình VDD M1 M2 M3 VDD V+ VX M21 M6 M11 M23 M18 VX C2 M24 M7 VY M8 V- M12 M22 V+ M19 M20 OUT V- M13 M25 VY M26 C1 GND M14 M4 M9 VZ M17 M15 M27 M5 M10 VZ M28 M16 GND MẠCH PHÂN ÁP ĐẦU VÀO VI SAI ĐẦU RA NỐI TẦNG Hình Mạch OPA vi sai nối tầng Mạch OPA đề xuất bao gồm mạch phân áp, tầng đầu vào vi sai tầng đầu nối tầng Bởi điện áp đầu vào OPA thấp nên bóng bán dẫn kiểu P sử dụng tầng vi sai đầu vào http://jst.tnu.edu.vn 190 Email: jst@tnu.edu.vn TNU Journal of Science and Technology 227(11): 187 - 195 Tầng đầu nối tầng bao gồm tầng D chung S chung để tăng điện trở đầu mạch, đảm bảo hệ số khuếch đại cao cho mạch Các tụ C1, C2 sử dụng để bù ổn định, tăng PM cho OPA Hệ số khuếch đại OPA xác định theo biểu thức: AV  g m 20 (( g m 26 * ro 26 * ro 28 ) / /( g m 24 * ro 24 * ro 22 )) (4) đó, AV hệ số khuếch đại OPA nối tầng, g m 20 , g m 24 , g m 26 độ hỗ dẫn bóng bán dẫn M20, M24, M26, ro 22 , ro 24 , ro 26 , ro 28 điện trở mở bóng bán dẫn M22, M24, M26, M28 Như vậy, để tăng AV tăng độ hỗ dẫn bóng bán dẫn với trả giá công suất tiêu thụ Hình thể kết mơ hệ số khuếch đại độ dự trữ pha OPA phần mềm thiết kế chip chuyên dụng Cadence [16] Mạch OPA đạt hệ số khuếch đại cao ( AV = 60,4 dB) độ dự trữ pha lớn (PM = 84o) Hình Kết mơ đáp ứng tần số OPA vi sai nối tầng 3.2 Mạch trimming value Hình Kết mơ điện áp đầu BGR theo corner chưa có mạch trimming value Hình thể kết mơ điện áp đầu mạch BGR theo corner quy trình cơng nghệ (TT, SS, FF, SF, FS) chưa có mạch điều chỉnh điện áp đầu Kết mô http://jst.tnu.edu.vn 191 Email: jst@tnu.edu.vn 227(11): 187 - 195 TNU Journal of Science and Technology VDD MUX GND R IN6 IN5 MUX R IN6 GND MUX MUX GND IN7 VDD IN7 Rf GND IN4 B1 R IN5 VDD B1 B2 VREF MUX GND R B0 IN B0 VDD IN4 GND VDD GND VDD IN2 IN3 B0 IN3 MUX B0 IN2 GND R R MUX GND IN1 B2 IN1 B1 IN R VDD IN B0 VDD cho thấy mạch có TC nhỏ corner có khác lớn giá trị điện áp corner (VREF xấp xỉ 600 mV corner FF; 586 mV TT, FS, SF 579 mV SS) Như vậy, cần mạch trimming value để điều chỉnh điện áp đầu bù lại ảnh hưởng thay đổi quy trình cơng nghệ Hình thể kiến trúc thực mạch trimming value đề xuất Mạch trimming bao gồm điện trở điều chỉnh điện áp đầu mạch ghép kênh Ba bit điều khiển B0, B1, B2 sử dụng để lựa chọn giá trị điện trở cho tầng đầu ra, đảm bảo khoảng trimming rộng cho giá trị điện áp đầu (VREF) Mối quan hệ bit điều khiển đầu mạch thể Bảng Hình Mạch trimming value đề xuất Bảng Mối quan hệ bit điều khiển điện trở đầu B0B1B2 Đầu nối với Rout 000 IN7 Rf 001 IN6 Rf + R 010 IN5 Rf + 2R 011 IN4 Rf + 3R 100 IN3 Rf + 4R 101 IN2 Rf + 5R 110 111 IN1 IN Rf + 6R Rf + 7R Quá trình trimming mạch thực theo bước sau: Bước 1: Thiết lập bit điều khiển B0B1B2 = 000, mô mạch corner FF (corner có điện áp đầu lớn nhất) Điều chỉnh Rf để đạt VREF = 600 mV, cố định giá trị Rf Bước 2: Chạy mô với tất corner (FF, TT, SS, SF, FS) với giá trị Rf xác định Đo sai lệch điện áp đầu lớn corner, gọi giá trị Bước 3: Xác định bước trimming (  trim ) giá trị điện trở trimming (R) theo biểu thức (5) (6): Vmax (mV )  (mV ) (kΩ) R  trim I out (  A)  trim  (5) (6) Bước 4: Xác định bit điều khiển B0B1B2 tương ứng với corner http://jst.tnu.edu.vn 192 Email: jst@tnu.edu.vn 227(11): 187 - 195 TNU Journal of Science and Technology Trong thiết kế này, giá trị dòng điện đầu I out = 1,92 µA, sai lệch điện áp đầu lớn corner Vmax = 20,78 mV (Hình 5), nên giá trị điện trở trimming mạch xác định R = 1,54 kΩ Dựa phân tích thực hiện, giá trị linh kiện thiết kế cho mạch BGR tổng kết Bảng Bảng Các giá trị tham số thiết kế cho mạch BGR M1B, M2B (W/L) 270n/2µ D2 (W/L), k 5µ/5µ, M3B, M5B (W/L) M4B, M6B (W/L) M7B, M8B, M9B (W/L) D1 (W/L) 270n/150n 2µ/150n 5µ/2µ 5µ/5µ RCTAT (kΩ) RPTAT (kΩ) Rf (kΩ) R (kΩ) 1546,5 141,1 364,6 1,54 Kết mô thảo luận Mạch BGR với mạch khuếch đại thuật toán mạch trimming value đề xuất thiết kế công nghệ CMOS 180 nm, tạo điện áp tham chiếu 600 mV Mạch tiêu thụ dịng 30,2 µA 54.,36 µW cơng suất với điện áp nguồn cung cấp 1,8 V Hình thể kết mơ điện áp đầu mạch BGR đề xuất theo corner sau trimming Kết thể rằng, điện áp đầu mạch hội tụ 600 mV tất corner mạch BGR có khả bù tốt với thay đổi PVT Giá trị TC trung bình 6,8 ppm/oC qua khoảng rộng nhiệt độ 165oC (từ -40oC đến +125oC) Giá trị TC tốt đạt 5,6 ppm/oC Chênh lệch điện áp đầu lớn corner 2,1 mV Điều mạch BGR thiết kế với mạch trimming value đề xuất để bù lại ảnh hưởng PVT Hình Kết mô điện áp đầu mạch BGR đề xuất Hình Kết mơ đặc tính nhiệt độ BGR điện áp nguồn cung cấp khác Hình thể kết mơ đặc tính nhiệt độ điện áp đầu ba giá trị nguồn cung cấp khác Kết cho thấy, đặc tính nhiệt độ mạch BGR đề xuất bị ảnh hưởng điện áp nguồn cung cấp Hình thể kết mơ thay đổi điện áp mạch BGR theo điện áp nguồn cung cấp (VDD) Nó thể rằng, mạch BGR đề xuất có chất lượng điều chỉnh tuyến tính cao 0,12%/V Điện áp đầu mạch VDD 1,24 V V 600,4 mV 601,3 mV, tăng chậm theo điện áp nguồn cung cấp Kết mô tỷ số loại bỏ tạp âm nguồn cung cấp (PSRR) thể Hình 10 PSRR mơ khoảng tần số rộng từ Hz đến 100 MHz PSRR đạt 51,3 dB tần số thấp (nhỏ kHz) giảm xuống 32,4 dB 20,1 dB tần số tăng lên 100 kHz http://jst.tnu.edu.vn 193 Email: jst@tnu.edu.vn 227(11): 187 - 195 TNU Journal of Science and Technology MHz Kết thể mạch BGR có chất lượng PSRR tốt Điều đạt dựa việc thiết kế mạch OPA có hệ số khuếch đại cao Hình Kết mơ điều chỉnh tuyến tính mạch BGR Hình 10 Kết mơ PSRR mạch BGR Bảng tổng kết so sánh chất lượng mạch BGR đề xuất với nghiên cứu trước Mạch BGR đề xuất có giá trị TC nhỏ khoảng nhiệt độ rộng với trả giá công suất tiêu thụ Đồng thời, mạch BGR tạo điện áp tham chiếu nhỏ Bảng Tổng kết so sánh chất lượng mạch OCL-LDO Công nghệ (nm) Nguồn cấp (V) VREF (mV) Cơng suất tiêu thụ (µW) TC (ppm/oC) Khoảng nhiệt độ (oC) Độ điều chỉnh tuyến tính (%/V) PSRR (dB) [2] (Mơ phỏng) 180 0,9 551,78 96,67 102 ÷ 100 N/A N/A [3] (Đo) 90 1,15 720 0,58 53,1 ÷ 100 0,3 52@100Hz [8] (Đo) 350 2,8 1170 0,054 65 ÷ 80 0,112 N/A [11] (Đo) 180 0,9 403,73 0,066 22,7 -40 ÷ 125 0,059 46@100Hz Đề xuất (Mô phỏng) 180 1,8 600 54,36 6,8 -40 ÷ 125 0,12 51,3@1kHz Kết luận Bài báo trình bày thiết kế mạch BGR để tạo điện áp tham chiếu ổn định cho mạch điện tích hợp chip Kỹ thuật trimming điện áp đầu để bù cho ảnh hưởng thay đổi quy trình cơng nghệ, nhiệt độ điện áp nguồn cung cấp đề xuất Cùng với đó, thiết kế mạch khuếch đại thuật tốn tích hợp hồn tồn chip thực phân tích chi tiết bước thực trimming mạch giới thiệu Mạch BGR đề xuất đạt giá trị TC thấp khoảng rộng nhiệt độ có chất lượng điều chỉnh tuyến tính PSRR tốt Hướng phát triển nghiên cứu giảm công suất tiêu thụ mạch BGR chế tạo chip để đạt kết đo TÀI LIỆU THAM KHẢO/ REFERENCES [1] Y Osaki, T Hirose, N Kuroki, and M Numa, “1.2-V supply, 100-nW, 1.09-V bandgap and 0.7-V supply, 52.5-nW, 0.55-V subbandgap reference circuits for nanowatt CMOS LSIs,” IEEE J SolidState Circuits, vol 48, no 6, pp 1530–1538, Jun 2013 [2] S K Koh and L Lee, “Low Power CMOS Bandgap Reference Circuit,” in IEEE Student Conference on Research and Development, Penang, Malaysia, 2014 http://jst.tnu.edu.vn 194 Email: jst@tnu.edu.vn TNU Journal of Science and Technology 227(11): 187 - 195 [3] K K Lee, T S Lande, and P T Häfliger, “A sub-μW bandgap reference circuit with an inherent curvature-compensation property,” IEEE Transactions on Circuits and Systems I: Regular Papers, vol 62, no 1, pp 1–9, Jan 2015 [4] A Shrivastava, N E Roberts, D D Wentzloff, B H Calhoun, and K Craig, “A 32 nW bandgap reference voltage operational from 0.5 V supply for ultra-low power systems,” in IEEE ISSCC Dig Tech Papers, Feb 2015, pp 94–95 [5] Y Nigam, R Pandey, and N Pandey, “Curvature Compensated TIA based BGR,” in 4th International Conference on Signal Processing and Integrated Networks (SPIN), India, 2017 [6] A C de Oliveira, D Cordova, H Klimach, and S Bampi, “Picowatt, 0.45–0.6 V self-biased subthreshold CMOS voltage reference,” IEEE Transactions on Circuits and Systems I: Regular Papers, vol 64, no 12, pp 3036-3046, 2017 [7] J Lin, L Wang, C Zhan, and Y Lu, “A 1-nW Ultra-Low Voltage Sub-threshold CMOS Voltage Reference With 0.0154%/V Line Sensitivity,” IEEE Transactions on Circuits and Systems II: Express Briefs, vol 66, no 10, pp 1653-1657, 2019 [8] S Wang and P K T Mok, "An 18-nA Ultra-Low-Current Resistor-Less Bandgap Reference for 2.8 V– 4.5 V High Voltage Supply LiIon-Battery-Based LSIs," IEEE Transactions on Circuits and Systems II: Express Briefs, vol 67, no 11, pp 2382-2386, Nov 2020 [9] R Wang, W Lu, M Zhao, Y Niu, Z Liu, Y Zhang, and Z Chen, “A Sub-1ppm/°C Current-Mode CMOS Bandgap Reference With Piecewise Curvature Compensation,” IEEE Transactions on Circuits and Systems I: Regular Papers, vol 65, no 3, pp 904-913, March, 2018 [10] J.-H Boo, K.-I Cho, H.-J Kim, J.-G Lim, Y.-S Kwak, S.-H Lee, and G.-C Ahn, “A Single-Trim Switched Capacitor CMOS Bandgap Reference With a 3σ Inaccuracy of +0.02%, -0.12% for BatteryMonitoring Applications,” IEEE Journal of Solid-State Circuits, vol 56, no 4, pp 1197-1206, April 2021 [11] L Wang, C Zhan, J Lin, S Zhao, and N Zhang, “A 0.9-V 22.7-ppm/ºC Sub-Bandgap Voltage Reference with Single BJT and Two Resistors,” in IEEE International Symposium on Circuits and Systems (ISCAS), Korea, 2021 [12] B Ma and F Yu, “A Novel 1.2–V 4.5-ppm/°C Curvature-Compensated CMOS Bandgap Reference,” IEEE Transactions on Circuits and Systems I: Regular Papers, vol 61, no 4, pp 1026-1035, April, 2014 [13] X Liu, S Liang, W Liu, and P Sun, “A 2.5 ppm/◦C voltage reference combining traditional BGR and ZTC MOSFET high-order curvature compensation,” IEEE Transactions on Circuits and Systems II: Express Briefs, vol 68, no 4, pp 1093-1097, April, 2021 [14] M K Adimulam and K K Movva, “A low power CMOS current mode bandgap reference circuit with low temperature coefficient of output voltage,” in Microelectronics and Electronics (PrimeAsia), India, 2012, pp 144-149 [15] R J Baker, CMOS Circuit Design, Layout, and Simulation, John Wiley & Sons, Inc., Hoboken, New Jersey, 2010 [16] A Martin, Cadence Design Environment, New Mexico State University, Oct 2002 http://jst.tnu.edu.vn 195 Email: jst@tnu.edu.vn ... luận Mạch BGR với mạch khuếch đại thuật toán mạch trimming value đề xuất thiết kế công nghệ CMOS 180 nm, tạo điện áp tham chiếu 600 mV Mạch tiêu thụ dòng 30,2 µA 54.,36 µW công suất với điện áp. .. cơng nghệ Tuy nhiên, [9] [10] tạo điện áp tham chiếu lớn V (1,285 [9] 1,1419 [10]), dẫn đến khơng thích hợp với ứng dụng u cầu điện áp tham chiếu nhỏ, đặc biệt mạch ổn áp điện áp rơi thấp có điện. .. tuyến Mạch BGR tạo điện áp tham chiếu xác, ổn định, không phụ thuộc vào thay đổi quy trình cơng nghệ, nhiệt độ điện áp nguồn cung cấp (Process, Temperature, Voltage: PVT) Độ xác ổn định điện áp tham