Thiết kế logic số (Digital logic design

Thiết kế logic số (Digital logic design) TS Hoàng Văn Phúc Bộ môn KT Xung số - Vi xử lý https://sites.google.com/site/phucvlsi/teaching hoangphuc.uec@gmail.com (phuchv@mta.edu.vn) 8/2014 Mục đích, yêu cầu Mục đích chung: Trang bị kiến thức thiết kế, kiểm tra mạch logic số, thành phần hệ thống điện tử số 1.Thiết kế logic (chức năng) khối mạch số (LSI, VLSI)  Đúng chức  Có khả thực hóa vi mạch thật (Synthesizeable)  Một số kỹ thuật tối ưu thiết kế Hiện thực hóa thiết kế FPGA  Cách thức thực hóa thiết kế FPGA dùng phần mềm tự động thiết kế (EDA)  Cách thức tổ chức phần cứng cho mạch FPGA để ứng dụng vào thực tiễn Yêu cầu: Nắm kiến thức bản, có khả thiết kế mạch số chức cỡ vừa Hệ thống ứng dụng ICT  ICT: Information and communication technology (Công nghệ thông tin truyền thông) Vi mạch số (digital) tương tự (Analog) continuous discrete base on Transistor, capacitor, resistor, … Analog block design circuit design physical design (layout) Digital base on logic cells Mơ hình trừu tượng hệ thống số (Digital Systems Abstract Model) SYSTEM MODULE + GATE CIRCUIT DEVICE G S n+ D n+ Mơ hình trừu tượng hệ thống tương tự (Analog Systems Abstract Model) Bài toán thiết kế mạch số (1)  Simple digital circuit (SSI, MSI) Bài toán thiết kế mạch số (2) Digital embedded system Bài toán thiết kế mạch số (3)  Mức độ tích hợp: LSI, VLSI , SoC (vài ngàn đến hàng tỷ transistor) Bài toán thiết kế mạch số (4) 10 Tham số thời gian cổng logic NOT gate (CMOS)  Trễ lan truyền Tpd: thời gian tối thiểu từ thời điểm bắt đầu xảy thay đổi đầu vào X tới có thay đổi xác định đầu Y (khi đầu Y ổn định giá trị)  Tcd (Contamination delay): khoảng thời gian từ thời điểm xuất thay đổi đầu vào X đầu Y bắt đầu xảy ổn định 30 Tham số thời gian Latch & Flip-flops D SET Q Din Tsetup Thold CLR Q CLK Tclk_q Qout 31 - Mạch tổ hợp: T1 = TNOT + TAND_4 + TNOR + TAND_3 + TOR_2 + TWire1 T2 = TNOT + TAND + TOR_4 + TAND_4 + T OR_4 + TWire2 Đường tới hạn (critical path): Đường truyền liệu gây trễ lớn mạch 32 - Mạch (mạch dãy) : D SET D Q SET Q Combinational logic Combinational logic Combinational logic CLR Q CLR Q Tskew Td1 Tsa Tclk-q Td2 Tclk_min = Tclk-q + Td2 + Tsb + Tskew 33 Tsb Tclk-q Td3 - Các phương pháp mô tả vi mạch số Schematic (Sơ đồ nguyên lý) 34 HDL (Ngôn ngữ mô tả phần cứng) Các thông số đặc trưng mạch số  Tốc độ  Độ trễ (delay)  Tài nguyên tiêu tốn  Kích thước (area)  Hiệu (performance)  Cơng suất tiêu thụ  Điện áp cung cấp  Năng lượng tiêu thụ (Energy)  … 35 Các dạng thiết kế số: Digital Design Manual Design 74xx series 40xx seriess PAL 36 Automation Design GAL Discrete component PLD based Semi-custom ASIC SPLD CPLD FPGA PLA PROM Full custom ASIC Giới thiệu IC khả trình: -PROM (1956) a b c Mảng OR lập trình T1 x x T2 x T3 T4 x x x T5 x x T6 T7 x x x T8 x x x x x Mảng AND cố định 37 x y z w - PAL (1970) a b c Mảng OR cố định x x x x T2 x T3 x x x x x x x T1 x x x T4 x x T5 x x x x Mảng AND lập trình x macrocell y macrocell z macrocell w macrocell Macrocell GAL: Một dạng cải tiến PAL với nguyên lý lập trình kiểu EEPROM 38 - Macrocell: D SET Q Mux4 ENB CLR Q S0 S1 programmable ENB 39 Mux2 IO - PLA (1975) a b c Mảng OR lập trình x x x x x T1 x T2 x x x x x T4 x T5 x x x T3 x x x x x x x x Mảng AND lập trình 40 Macrocell macrocell macrocell macrocell x y z macrocell w - CPLD (MAX5000, XC9500): Logic block Logic block Logic block Logic block Programmable Interconnect matrix 41 Logic block Logic block Logic block Logic block - FPGA – 1984 (Xilinx): IO_PAD LOGIC BLOCK IO_PAD IO_PAD ………………… IP_COREs, RAM, ROM ………………… ………………… 42 LOGIC BLOCK LOGIC BLOCK LOGIC BLOCK IO_PAD Interconnect wires IO_PAD LOGIC BLOCK ………………… ……………… ……………… ……………… IO_PAD LOGIC BLOCK ………………… IO_PAD IO_PAD LOGIC BLOCK LOGIC BLOCK IO_PAD IO_PAD IO_PAD LOGIC BLOCK IO_PAD Hệ thống nhúng (embedded system) FPGA System on board System on chip (SoC) Source: Internet 43 Câu hỏi thảo luận (BG2) Ngơn ngữ VHDL gì? Điểm khác biệt so với ngôn ngữ lập trình khác? Tại cần có loại mơ tả VHDL khác nhau? Làm để xây dựng chương trình VHDL cho mạch số chức cụ thể? 44